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一种基于PJFET输入的高压摆率集成运算放大器
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作者 张子扬 《半导体技术》 CAS 北大核心 2024年第3期272-278,共7页
基于双极型集成工艺设计并制作了一种高压摆率、低输入偏置电流、低输入失调电流的运算放大器。输入级采用p沟道结型场效应晶体管(PJFET)共源结构,有利于减小输入偏置电流,提高信号接收的灵敏度,实现高输入阻抗、低偏置电流、低输入失... 基于双极型集成工艺设计并制作了一种高压摆率、低输入偏置电流、低输入失调电流的运算放大器。输入级采用p沟道结型场效应晶体管(PJFET)共源结构,有利于减小输入偏置电流,提高信号接收的灵敏度,实现高输入阻抗、低偏置电流、低输入失调电流和高压摆率。增益级采用常规的共射放大电路结构。输出级采用互补推挽输出结构,提升了驱动负载的能力,并克服交越失真。测试结果表明:在电源电压±15 V、25℃环境温度下,开环电压增益为114.49 dB,正压摆率为12.33 V/μs,负压摆率为-9.76 V/μs,输入偏置电流为42.52 pA,输入失调电流为4.23 pA,输出电压摆幅为-13.56~14.16 V,共模抑制比为105.56 dB,电源抑制比为107.91 dB。 展开更多
关键词 pjfet输入级 双极型 高压摆率 宽频带 低失调电流
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PJFET与双极兼容工艺技术研究 被引量:2
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作者 税国华 唐昭焕 +4 位作者 刘勇 欧宏旗 杨永晖 王学毅 黄磊 《微电子学》 CAS CSCD 北大核心 2009年第4期571-574,共4页
通过对PJFET与双极兼容工艺技术的研究,解决了PJFET和双极兼容工艺中的技术难点,得到了IDSS=150-350μA(W/L=10:1)、Vp=0.8~1.2V、IGSS=10^-12~10^-11 A的高性能PJFET和β=100-250、BVCEO≥36V、Ua≥100V的NPN管。采用该技术... 通过对PJFET与双极兼容工艺技术的研究,解决了PJFET和双极兼容工艺中的技术难点,得到了IDSS=150-350μA(W/L=10:1)、Vp=0.8~1.2V、IGSS=10^-12~10^-11 A的高性能PJFET和β=100-250、BVCEO≥36V、Ua≥100V的NPN管。采用该技术,成功研制出一种偏置电流小于100pA的高精密双极结型场效应晶体管(BJFET)集成运算放大器,获得了良好的效果。 展开更多
关键词 pjfet NPN管 pjfet-双极兼容工艺 集成运算放大器
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一种基于PJFET的低温漂基准设计方法
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作者 朱哲序 徐青 +2 位作者 梁盛铭 税国华 罗焰娇 《环境技术》 2021年第S01期115-117,140,共4页
本文介绍了一种基于PJFET技术的电压基准源设计方法。该方法利用PJFET夹断电压的温度特性产生负温漂电压,在此基础上叠加一个正温漂电压进行温度补偿,产生低温漂基准电压。根据文中的理论方法,基于1.5μm 32 V双极工艺设计了一款输出5 ... 本文介绍了一种基于PJFET技术的电压基准源设计方法。该方法利用PJFET夹断电压的温度特性产生负温漂电压,在此基础上叠加一个正温漂电压进行温度补偿,产生低温漂基准电压。根据文中的理论方法,基于1.5μm 32 V双极工艺设计了一款输出5 V的电压基准源。测试结果表明,该电压基准源温漂在5 ppm/℃以内,具有低噪声,低温漂等特性。 展开更多
关键词 电压基准源 pjfet 低温漂 夹断电压
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Design of a high-performance PJFET for the input stage of an integrated operational amplifier
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作者 税国华 唐昭焕 +4 位作者 王志宽 欧红旗 杨永晖 刘勇 王学毅 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2010年第1期34-38,共5页
With Shockley's approximate-channel theory and TCAD tools, a high-voltage, ultra-shallow junction PJFET for the input stage of an integrated operational amplifier (OPA) was realized. The high-performance PJFET devi... With Shockley's approximate-channel theory and TCAD tools, a high-voltage, ultra-shallow junction PJFET for the input stage of an integrated operational amplifier (OPA) was realized. The high-performance PJFET device was developed in the Bi-FET process technology. The measured specifications are as follows. The top-gate junction depth is about 0.1 μm, the gate-leakage current is less than 5 pA, the breakdown voltage is more than 80 V, and the pinch-off voltage is optional between 0.8 and 2.0 V. The device and its Bi-FET process technology were used to design and process a high input-impedance integrated OPA. The measured results show that the OPA has a bias current of less than 50 pA, voltage noise of less than 50 nV/Hz^1/2, and current noise of less than 0.05 pA/Hz^1/2. 展开更多
关键词 pjfet operational amplifier Bi-FET process ultra-shallow junction high input-impedance
原文传递
一种双极电路与P沟结型场效应管兼容的工艺技术
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作者 丁继洪 潘廷龙 +1 位作者 倪国志 顾琦 《集成电路通讯》 2011年第3期14-16,23,共4页
通过对P沟结型场效应管(PJFET)与双极电路兼容的工艺技术攻关,解决了PJFET与双极电路兼容的技术难点,研制出一种偏置电流小的P沟结型场效应晶体管与双极电路相兼容的集成运算放大器。
关键词 pjfet NPN管 工艺技术
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一种基于BIFET工艺的采样保持电路
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作者 周远杰 罗寻 +4 位作者 何峥嵘 王成鹤 范国亮 杨阳 徐佳丽 《固体电子学研究与进展》 CAS 北大核心 2022年第4期317-322,共6页
基于双极兼容PJFET(BIFET)工艺,设计了一种单片采样保持电路,介绍了采样保持电路总体架构以及工作原理。电路内部包含输入级运算放大器、电压比较器、模拟开关、输出级运算放大器以及偏置电路等单元。对保持电路中的环路稳定性设计、保... 基于双极兼容PJFET(BIFET)工艺,设计了一种单片采样保持电路,介绍了采样保持电路总体架构以及工作原理。电路内部包含输入级运算放大器、电压比较器、模拟开关、输出级运算放大器以及偏置电路等单元。对保持电路中的环路稳定性设计、保持模式下低漏电设计等关键技术进行了分析。芯片流片测试结果表明,该采样保持电路在±15V工作电压条件下,增益误差≤0.005%,失调电压≤3 mV,电源电流≤6.5 mA,电源抑制比≥80 dB,-3 dB带宽≥10 MHz,捕捉时间≤10μs,满足高精度数模转换器(ADC)前端对信号采样保持的应用需求。 展开更多
关键词 BIFET工艺 采样保持电路 环路稳定性 保持低漏电
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