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三相电压不平衡下DDSRF-PLL与DSOGI-PLL的锁相误差检测与补偿方法 被引量:2
1
作者 祁永胜 李凯 +2 位作者 高畅毓 薛腾跃 游小杰 《电工技术学报》 EI CSCD 北大核心 2024年第2期567-579,共13页
由于高渗透的分布式电源、多样化的负荷类型以及电网故障等因素,并网点三相电压不仅存在幅值不平衡,而且会出现相位不平衡现象。这种情况下,广泛应用的解耦双同步坐标系锁相环(DDSRF-PLL)和双二阶广义积分器锁相环(DSOGI-PLL)无法获得... 由于高渗透的分布式电源、多样化的负荷类型以及电网故障等因素,并网点三相电压不仅存在幅值不平衡,而且会出现相位不平衡现象。这种情况下,广泛应用的解耦双同步坐标系锁相环(DDSRF-PLL)和双二阶广义积分器锁相环(DSOGI-PLL)无法获得精确的同步信息。为此,该文在论证这两种锁相环具有理论等价性的基础上,阐释三相电压不平衡与锁相误差的内在关系,进而提出一种锁相误差的补偿方法,实现幅值和相位不平衡下的准确锁相。所提方法仅需对电压采样值进行简单计算即可获得不平衡相位和锁相误差,实现开环相位补偿,无需修改原有锁相结构,具有良好的拓展性。最后,通过仿真和实验验证了所提方法的有效性。 展开更多
关键词 三相电压不平衡 锁相环(pll) 不平衡相位检测 锁相误差补偿
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基于模型预测锁相环的永磁同步电机转子位置估计方法
2
作者 于林鑫 袁昕 +2 位作者 丁国华 盛肖炜 费连越 《电气技术》 2024年第8期18-26,52,共10页
针对传统锁相环(PLL)估计永磁同步电机转子位置存在响应速度慢及跟踪精度低的问题,提出一种基于模型预测锁相环的转子位置估计方法。首先,对永磁同步电机模型预测控制原理进行分析,将传统模型预测控制方法与锁相环结合,提出一种模型预... 针对传统锁相环(PLL)估计永磁同步电机转子位置存在响应速度慢及跟踪精度低的问题,提出一种基于模型预测锁相环的转子位置估计方法。首先,对永磁同步电机模型预测控制原理进行分析,将传统模型预测控制方法与锁相环结合,提出一种模型预测锁相环(MP-PLL)结构;然后,结合离散位置搜索算法对转子位置进行估计,通过高效优化离散位置搜索算法改善模型预测锁相环在宽转速范围内的性能,提高其鲁棒性和转子位置估计精度;最后,进行仿真和实验验证。结果表明,在永磁同步电机参数变化情况下,所提出的模型预测锁相环比传统锁相环具有更好的响应性能,能快速准确地实现永磁同步电机转子位置估计。 展开更多
关键词 永磁同步电机(PMSM) 转子位置估计 锁相环(pll) 模型预测
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一种电流失配自适应补偿宽带锁相环设计 被引量:2
3
作者 韦雪明 梁东梅 +2 位作者 谢镭僮 尹仁川 李力锋 《半导体技术》 CAS 北大核心 2023年第6期500-505,526,共7页
针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应... 针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2~5 GHz时,补偿电路具有良好的补偿效果。 展开更多
关键词 电荷泵失配电流 电流补偿 自适应控制 自偏置锁相环(pll) 抖动
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基于改进PLL的永磁同步电机ASMO无传感器控制 被引量:1
4
作者 孙旭霞 吴迪 +3 位作者 王若琪 贺思俊 韦明旸 崔伟杰 《电机与控制应用》 2023年第11期65-73,共9页
永磁同步电机无位置传感器控制采用传统滑模观测器法来获取转子位置,由于滑模抖振严重、估计反电势中含有低次谐波干扰及传统锁相环在电机反转时有位置误差等因素,影响转子位置估计精度。通过设计自适应滑模观测器和改进锁相环来解决上... 永磁同步电机无位置传感器控制采用传统滑模观测器法来获取转子位置,由于滑模抖振严重、估计反电势中含有低次谐波干扰及传统锁相环在电机反转时有位置误差等因素,影响转子位置估计精度。通过设计自适应滑模观测器和改进锁相环来解决上述问题。首先采用非奇异快速终端滑模面及改进指数趋近律来降低滑模抖振。其次对传统锁相环鉴相器进行改进并在环路滤波器中引入二阶广义积分器,不仅使电机正反转时能准确提取转子位置信息,还能滤除估计反电势中的低次谐波。仿真结果表明所设计的算法能减小滑模抖振、降低位置跟踪延迟时间及提高位置观测精度。 展开更多
关键词 永磁同步电机(PMSM) 非奇异快速终端滑模面 锁相环(pll) 无传感器控制 自适应滑模观测器(ASMO)
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可编程多相位锁相环(PLL)时钟发生器
5
《国外电子元器件》 2005年第7期79-79,共1页
IDT公司宣布推出可编程时钟发生器新系列-5V9885PFG和5V9885NLG。该产品符合IEEE 1149.1a的JTAG端口编程和边界扫描规范,可广泛适用于通信、数字消费和工业市场。
关键词 时钟发生器 锁相环(pll) 可编程 多相位 IDT公司 IEEE 边界扫描 JTAG 工业市场 新系列 通信
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基于PLL载频跟踪的电容式叶尖间隙测量技术 被引量:7
6
作者 段发阶 叶德超 龙成 《天津大学学报》 EI CAS CSCD 北大核心 2011年第4期283-286,共4页
针对电容调频式叶尖间隙测量中存在的杂散电容问题和叶尖间隙信号的在线检测需求,设计了基于锁相环(PLL)载频跟踪的测量方案.方案中PLL无差载频跟踪环路能够有效地抑制杂散电容造成的缓慢载频漂移;选择1,MHz的中频频率将信号带宽提高到2... 针对电容调频式叶尖间隙测量中存在的杂散电容问题和叶尖间隙信号的在线检测需求,设计了基于锁相环(PLL)载频跟踪的测量方案.方案中PLL无差载频跟踪环路能够有效地抑制杂散电容造成的缓慢载频漂移;选择1,MHz的中频频率将信号带宽提高到200,kHz,并设计了峰值采集控制时序以提高系统测量效率;理论推导出并用实验数据验证了信号的非线性模型.模拟实验结果表明,测量系统灵敏度高,具备了高速在线检测能力. 展开更多
关键词 叶尖间隙 电容调频法 锁相环(pll) 峰值采集
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DDS激励PLL高性能频率合成器设计 被引量:9
7
作者 付钱华 易淼 《电子器件》 CAS 北大核心 2016年第1期62-66,共5页
为适用CDMA各类收发机的射频本振的应用要求,研制了一种低杂散低相噪高分辨率的P波段频率合成器。利用DDS输出信号具有高分辨率和PLL具有窄带跟踪滤波特性,通过有效的频率规划和参数配置,规避了DDS由于相位截断近端杂散无法消除的缺陷,... 为适用CDMA各类收发机的射频本振的应用要求,研制了一种低杂散低相噪高分辨率的P波段频率合成器。利用DDS输出信号具有高分辨率和PLL具有窄带跟踪滤波特性,通过有效的频率规划和参数配置,规避了DDS由于相位截断近端杂散无法消除的缺陷,有效抑制了DDS中DAC非线性和幅度量化误差引起的宽带杂散。通过仿真分析了方案的可行性,设计了样品并进行了测试。结果显示,所设计的频率合成器输出频率范围为755 MHz^765 MHz,频率分辨率为100.5 k Hz,杂散优于-71 d Bc,相位噪声优于-105 d Bc/Hz@1 k Hz。 展开更多
关键词 通信技术 杂散抑制 频率合成 相位噪声 锁相环(pll)
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一种基于DDS和PLL的Chirp超宽带信号源设计与实现 被引量:2
8
作者 刘健余 林基明 +2 位作者 樊孝明 章兴良 徐兴华 《重庆邮电大学学报(自然科学版)》 北大核心 2011年第1期65-70,共6页
Chirp超宽带具有峰值平均功率比(peak to average power ratio,PAPR)接近为1、测距定位能力强等优势,能够有效解决传统的超宽带技术存在的PAPR过大、传输距离短等问题,设计并产生Chirp超宽带信号是实现该通信系统的关键技术之一。提出... Chirp超宽带具有峰值平均功率比(peak to average power ratio,PAPR)接近为1、测距定位能力强等优势,能够有效解决传统的超宽带技术存在的PAPR过大、传输距离短等问题,设计并产生Chirp超宽带信号是实现该通信系统的关键技术之一。提出了一种高性能Chirp超宽带信号源方案,通过采用现场可编程门阵列(field-programma-ble gate array,FPGA)控制直接数字频率合成(direct digital synthesis,DDS)芯片AD9956产生低频Chirp信号,并结合锁相环(phase locked loop,PLL)技术实现带宽扩展,从而获得Chirp超宽带信号。实验表明,所设计的Chirp超宽带信号源具有结构简单、可编程、可扩展、性能好及实用性强等优点。 展开更多
关键词 超宽带 CHIRP信号 直接数字频率合成(DDS) 锁相环(pll)
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基于锁相环集成电路CD4046的红外无线耳机设计 被引量:6
9
作者 王为庆 沈博 覃海明 《江汉大学学报(自然科学版)》 2009年第2期31-34,共4页
采用锁相环技术,通过调频方式实现一款红外无线耳机.选用的锁相环器件CD4046是一种低频多功能锁相环集成电路,具有使用简单、VCO中心频率和捕获频率范围可调、功耗低等特点.该调频式红外无线耳机和调幅式红外无线耳机都具有供电方式多... 采用锁相环技术,通过调频方式实现一款红外无线耳机.选用的锁相环器件CD4046是一种低频多功能锁相环集成电路,具有使用简单、VCO中心频率和捕获频率范围可调、功耗低等特点.该调频式红外无线耳机和调幅式红外无线耳机都具有供电方式多样、方向性好、音量可调节功能.但其比调幅式红外耳机具有较宽的带宽和较强的抗干扰性. 展开更多
关键词 锁相环(pll) CD4046 红外无线耳机 频率调制
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面向高性能计算机光互连的低抖动Retimer电路
10
作者 刘庆 王和明 +2 位作者 吕方旭 张庚 吕栋斌 《计算机工程与科学》 CSCD 北大核心 2024年第11期1940-1948,共9页
随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对... 随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对传统高速Retimer芯片抖动性能低的难题,首次提出了数据速率超过100 Gbps的低抖动Retimer电路。Retimer电路基于CDR+PLL架构,集成在光纤中继器中,具有均衡和全速率重定时功能;采用抖动消除的滤波电路,能在高噪声输入信号下取得良好的输出数据抖动性能,为解决传统Retimer直接采样转发导致输出数据抖动大的问题提供了技术支持。采用TSMC 28 nm CMOS工艺完成了基于CDR+PLL架构的低抖动Retimer电路设计。仿真结果表明,当输入112 Gbps PAM4时,Retimer的输出数据抖动为741 fs,相比于传统Retimer结构降低了31.4%。 展开更多
关键词 Retimer电路 时钟数据恢复(CDR) 锁相环(pll) 低抖动
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基于DSP和ML4428无刷直流陀螺电机锁相稳速控制的研究 被引量:4
11
作者 王京锋 孙纯祥 《中国惯性技术学报》 EI CSCD 2005年第4期62-65,共4页
提出了一种新的基于数字信号处理器(DSP)TMS320LF2407A和专用驱动芯片ML4428的陀螺用无位置传感器无刷永磁直流电机(BLDCM)稳速控制系统。它采用芯片ML4428实现无刷直流电机速度控制系统中的反电势检测﹑换相和功率驱动,并使用数字信号... 提出了一种新的基于数字信号处理器(DSP)TMS320LF2407A和专用驱动芯片ML4428的陀螺用无位置传感器无刷永磁直流电机(BLDCM)稳速控制系统。它采用芯片ML4428实现无刷直流电机速度控制系统中的反电势检测﹑换相和功率驱动,并使用数字信号处理器TMS320LF2407A作为控制处理器,实现了电机的起停控制﹑﹑速﹑﹑﹑﹑速检测。它还采用了锁相环技术和积分分离的PID控制算法,大大提高了系统的控制性能和可靠性。 展开更多
关键词 DSP ML4428 无刷直流电动机(BLDCM) 锁相环(pll) 稳速控制
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PLL驱动DDS的低相噪小步进LFM信号源设计 被引量:4
12
作者 王文才 陈昌明 黄刚 《电子器件》 CAS 北大核心 2015年第2期348-351,共4页
介绍了一种低相噪线性调频(LFM)雷达信号源的产生和实现方案。通过分析DDS输出信号频谱和杂散,采用HMC704控制VCO的方法设计了1 GHz的锁相环路(PLL)作为DDS的时钟驱动电路,并对环路滤波器和AD9910硬件电路优化设计改善杂散和相噪性能。... 介绍了一种低相噪线性调频(LFM)雷达信号源的产生和实现方案。通过分析DDS输出信号频谱和杂散,采用HMC704控制VCO的方法设计了1 GHz的锁相环路(PLL)作为DDS的时钟驱动电路,并对环路滤波器和AD9910硬件电路优化设计改善杂散和相噪性能。通过计算寄存器参数和分析SPI总线时序,利用FPGA对DDS和PLL高速配置。最后给出了系统实物图和测试方法,实测结果表明:该线性调频源输出幅度大于-3dBm,频率步进为1kHz,相位噪声优于-103dBc/Hz@1kHz,各项指标满足实际工程要求。 展开更多
关键词 频率源 线性调频 pll+DDS(锁相环-直接数字系统) AD9910 HMC704
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基于锁相环的光电振荡器频率稳定化研究 被引量:2
13
作者 傅蓉蓉 祝艳宏 金晓峰 《飞行器测控学报》 CSCD 2017年第1期67-71,共5页
通过构建小数分频锁相环,将一个工作于X波段的OEO(OptoElectronic Oscillator,光电振荡器)与OCXO(Oven-Controlled Crystal Oscillator,恒温晶体振荡器)进行锁相,得到了输出信号相位噪声和长期频率稳定度的提升。从PLL(Phase-Locked Lo... 通过构建小数分频锁相环,将一个工作于X波段的OEO(OptoElectronic Oscillator,光电振荡器)与OCXO(Oven-Controlled Crystal Oscillator,恒温晶体振荡器)进行锁相,得到了输出信号相位噪声和长期频率稳定度的提升。从PLL(Phase-Locked Loop,锁相环)环路传输特性出发,理论分析了PLL输出信号环路带宽内相位噪声水平和作用范围。为降低OEO整体的相位噪声,采用SIL(Self-Injection-Locking,自注入锁定)使OEO在10Hz^10kHz频偏处的相位噪声得到20dB以上的抑制。在此基础上将此SIL OEO与一个频率为100 MHz的OCXO锁相,获得了频率为9.95GHz、相位噪声为-55dBc/Hz@10Hz和-124dBc/Hz@10kHz的微波信号输出,其频率的重叠阿伦方差在100s平均时间内达到1.14×10^(-11),证明了提出的方案对提升OEO频率稳定性具有一定的实际意义。 展开更多
关键词 光电振荡器(OEO) 频率稳定度 锁相环(pll) 自注入锁定(SIL)
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锁相环中鉴相器结构特点及其与压控振荡器的关键使用技术 被引量:1
14
作者 李文英 蒋敦斌 《测控技术》 CSCD 2008年第3期91-93,95,共4页
以锁相环(PLL)中重要的IC为例,介绍了片内鉴相器不同类型的结构特点,分析了常用鉴相器(PC)的"死区"以及压控振荡器(VCO)与鉴相器之间的相互干扰原因,并从实际出发提出了相应的改进措施。最后,还提出了有关扩展压控振荡器的频... 以锁相环(PLL)中重要的IC为例,介绍了片内鉴相器不同类型的结构特点,分析了常用鉴相器(PC)的"死区"以及压控振荡器(VCO)与鉴相器之间的相互干扰原因,并从实际出发提出了相应的改进措施。最后,还提出了有关扩展压控振荡器的频率范围和改善其控制电压的关键技术。 展开更多
关键词 锁相环路(pll) 鉴相器(PC) 电压控制振荡器(VCO)
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面向无线通信收发系统的锁相环设计 被引量:2
15
作者 齐文军 《电子科技》 2017年第11期117-119,共3页
为缩短无线通信收发系统中锁相环(PLL)的锁定时间,文中研究了锁相环中的鉴频鉴相器(PFD)和电荷泵(CP)电路模块,通过引入全新的动态PFD和推入式电荷泵,消除了盲区的同时,缩短了锁定时间。基于上述研究,设计并实现了一种基于电荷泵的快速... 为缩短无线通信收发系统中锁相环(PLL)的锁定时间,文中研究了锁相环中的鉴频鉴相器(PFD)和电荷泵(CP)电路模块,通过引入全新的动态PFD和推入式电荷泵,消除了盲区的同时,缩短了锁定时间。基于上述研究,设计并实现了一种基于电荷泵的快速锁定锁相环(CP-PLL)。经过测试,该CP-PLL能够快速锁定203.4~286.6 MHz范围内的信号频率,具有锁定时间短、相位噪声小、功耗较低等优点。设计可提高中高速无线通信收发系统的信道切换速度,具有良好的应用价值。 展开更多
关键词 无线通信收发系统 锁相环(pll) 锁定时间 鉴频鉴相器(PFD) 电荷泵(CP)
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基于锁相环的低频函数发生器 被引量:4
16
作者 刘平 来新泉 +1 位作者 楼顺天 魏妙飞 《国外电子元器件》 2007年第12期36-39,共4页
介绍了锁相环的原理以及Freescale公司的锁相环频率合成器件MC145151-2的主要特点,给出了MC145151-2和ICL8038低频锁相环函数发生器的工作原理、设计思想、电路结构、模块设计方法及其电路原理图。
关键词 锁相环(pll) 复杂可编程逻辑器件(CPLD) DDS MC145151-2 ICL8038
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DDS激励PLL频率合成器的设计与实现 被引量:3
17
作者 王锐 《信息技术》 2009年第6期197-200,共4页
介绍了DDS(直接数字式频率合成器)激励PLL(锁相环)频率合成器的主要设计过程和设计参数。它的硬件设计是由控制器部分、DDS部分和锁相环路部分三部分的设计组成。跳频序列选择m序列,将之写入到DDS的PIR(相位增量寄存器)中,完成软件控制... 介绍了DDS(直接数字式频率合成器)激励PLL(锁相环)频率合成器的主要设计过程和设计参数。它的硬件设计是由控制器部分、DDS部分和锁相环路部分三部分的设计组成。跳频序列选择m序列,将之写入到DDS的PIR(相位增量寄存器)中,完成软件控制DDS输出的频率跳变过程。给出了实测数据表明满足设计要求。 展开更多
关键词 DDS(直接数字式频率合成器) pll(锁相环) M序列 PIR(相位增量寄存器)
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基于DDS和PLL技术实现的L波段高码速率(16Mb/s)最小频移键控调制源
18
作者 杨杰 杨光 +1 位作者 孙敏 宋烨曦 《科学技术与工程》 北大核心 2014年第1期209-213,共5页
介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1 030MHz和1 090MHz)MSK调制信号源。对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同... 介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1 030MHz和1 090MHz)MSK调制信号源。对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同步的重要性进行了说明。测试结果表明该信号源的EVM RMS值最大为6.7%(在1 030MHz时测得),最小仅为2.3%(在1 090MHz时测得),并且当DDS系统时钟与FPGA系统时钟同步时,其调制信号的信号质量要大大优于两者不同步时的信号质量。 展开更多
关键词 最小频移键控(MSK) 误差向量幅度(EVM) 锁相环(pll) 直接数字频率合成(DDS)
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用PLL实现心电图机的走纸控速电路
19
作者 周润景 张丽娜 《内蒙古大学学报(自然科学版)》 CAS CSCD 北大核心 2005年第2期214-218,共5页
阐述了利用锁相技术来控制心电图机走纸电路中电机的速度,使其稳速工作,而其中的选频电路、锁相环路采用CPLD(ComplexProgrammableLogicDevice)实现.与传统心电图机走纸控速电路相比,采用CPLD实现心电图机的控速电路,电路结构得以简化,... 阐述了利用锁相技术来控制心电图机走纸电路中电机的速度,使其稳速工作,而其中的选频电路、锁相环路采用CPLD(ComplexProgrammableLogicDevice)实现.与传统心电图机走纸控速电路相比,采用CPLD实现心电图机的控速电路,电路结构得以简化,可移植性好,工作可靠性高. 展开更多
关键词 锁相环路(pll) 控速电路VHDL(VHSIC Hardware Description Language) CPLD
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基于模糊逻辑控制的自适应锁相环设计
20
作者 陈源 章兰英 王元钦 《无线电工程》 2010年第11期23-26,54,共5页
针对某型雷达在航天器频率的跟踪测量过程中,由于目标动态变化影响较大,存在跟踪稳定性较差、测量精度偏低的问题,提出了对雷达锁相跟踪环路采用模糊逻辑控制的自适应变带宽设计。该方法主要是通过引入模糊逻辑控制器,利用输入值适配控... 针对某型雷达在航天器频率的跟踪测量过程中,由于目标动态变化影响较大,存在跟踪稳定性较差、测量精度偏低的问题,提出了对雷达锁相跟踪环路采用模糊逻辑控制的自适应变带宽设计。该方法主要是通过引入模糊逻辑控制器,利用输入值适配控制规则,为每个控制规则确定其适配程度,并且采过加权计算合并规则的输出,控制环路滤波器的系数,从而自动调整环路带宽,达到增强雷达设备频率跟踪稳定性和提高测量精度的目的。仿真结果表明,模糊逻辑控制自适应变带宽锁相环跟踪目标的稳定性和测量精度都优于传统锁相环。 展开更多
关键词 模糊逻辑控制 锁相环(pll) 变带宽 频率跟踪
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