三相电压不平衡下DDSRF-PLL与DSOGI-PLL的锁相误差检测与补偿方法

由于高渗透的分布式电源、多样化的负荷类型以及电网故障等因素,并网点三相电压不仅存在幅值不平衡,而且会出现相位不平衡现象。这种情况下,广泛应用的解耦双同步坐标系锁相环(DDSRF-PLL)和双二阶广义积分器锁相环(DSOGI-PLL)无法获得精确的同步信息。为此,该文在论证这两种锁相环具有理论等价性的基础上,阐释三相电压不平衡与锁相误差的内在关系,进而提出一种锁相误差的补偿方法,实现幅值和相位不平衡下的准确锁相。所提方法仅需对电压采样值进行简单计算即可获得不平衡相位和锁相误差,实现开环相位补偿,无需修改原有锁相结构,具有良好的拓展性。最后,通过仿真和实验验证了所提方法的有效性。

基于模型预测锁相环的永磁同步电机转子位置估计方法

针对传统锁相环(PLL)估计永磁同步电机转子位置存在响应速度慢及跟踪精度低的问题,提出一种基于模型预测锁相环的转子位置估计方法。首先,对永磁同步电机模型预测控制原理进行分析,将传统模型预测控制方法与锁相环结合,提出一种模型预测锁相环(MP-PLL)结构;然后,结合离散位置搜索算法对转子位置进行估计,通过高效优化离散位置搜索算法改善模型预测锁相环在宽转速范围内的性能,提高其鲁棒性和转子位置估计精度;最后,进行仿真和实验验证。结果表明,在永磁同步电机参数变化情况下,所提出的模型预测锁相环比传统锁相环具有更好的响应性能,能快速准确地实现永磁同步电机转子位置估计。

一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2~5 GHz时,补偿电路具有良好的补偿效果。

可编程多相位锁相环（PLL）时钟发生器

IDT公司宣布推出可编程时钟发生器新系列-5V9885PFG和5V9885NLG。该产品符合IEEE 1149．1a的JTAG端口编程和边界扫描规范，可广泛适用于通信、数字消费和工业市场。

基于锁相环集成电路CD4046的红外无线耳机设计

采用锁相环技术,通过调频方式实现一款红外无线耳机.选用的锁相环器件CD4046是一种低频多功能锁相环集成电路,具有使用简单、VCO中心频率和捕获频率范围可调、功耗低等特点.该调频式红外无线耳机和调幅式红外无线耳机都具有供电方式多样、方向性好、音量可调节功能.但其比调幅式红外耳机具有较宽的带宽和较强的抗干扰性.

基于锁相环的光电振荡器频率稳定化研究

通过构建小数分频锁相环,将一个工作于X波段的OEO(OptoElectronic Oscillator,光电振荡器)与OCXO(Oven-Controlled Crystal Oscillator,恒温晶体振荡器)进行锁相,得到了输出信号相位噪声和长期频率稳定度的提升。从PLL(Phase-Locked Loop,锁相环)环路传输特性出发,理论分析了PLL输出信号环路带宽内相位噪声水平和作用范围。为降低OEO整体的相位噪声,采用SIL(Self-Injection-Locking,自注入锁定)使OEO在10Hz^10kHz频偏处的相位噪声得到20dB以上的抑制。在此基础上将此SIL OEO与一个频率为100 MHz的OCXO锁相,获得了频率为9.95GHz、相位噪声为-55dBc/Hz@10Hz和-124dBc/Hz@10kHz的微波信号输出,其频率的重叠阿伦方差在100s平均时间内达到1.14×10^(-11),证明了提出的方案对提升OEO频率稳定性具有一定的实际意义。

锁相环中鉴相器结构特点及其与压控振荡器的关键使用技术

以锁相环(PLL)中重要的IC为例,介绍了片内鉴相器不同类型的结构特点,分析了常用鉴相器(PC)的"死区"以及压控振荡器(VCO)与鉴相器之间的相互干扰原因,并从实际出发提出了相应的改进措施。最后,还提出了有关扩展压控振荡器的频率范围和改善其控制电压的关键技术。

面向无线通信收发系统的锁相环设计

为缩短无线通信收发系统中锁相环(PLL)的锁定时间,文中研究了锁相环中的鉴频鉴相器(PFD)和电荷泵(CP)电路模块,通过引入全新的动态PFD和推入式电荷泵,消除了盲区的同时,缩短了锁定时间。基于上述研究,设计并实现了一种基于电荷泵的快速锁定锁相环(CP-PLL)。经过测试,该CP-PLL能够快速锁定203.4~286.6 MHz范围内的信号频率,具有锁定时间短、相位噪声小、功耗较低等优点。设计可提高中高速无线通信收发系统的信道切换速度,具有良好的应用价值。

基于锁相环的低频函数发生器

介绍了锁相环的原理以及Freescale公司的锁相环频率合成器件MC145151-2的主要特点,给出了MC145151-2和ICL8038低频锁相环函数发生器的工作原理、设计思想、电路结构、模块设计方法及其电路原理图。

基于模糊逻辑控制的自适应锁相环设计

针对某型雷达在航天器频率的跟踪测量过程中,由于目标动态变化影响较大,存在跟踪稳定性较差、测量精度偏低的问题,提出了对雷达锁相跟踪环路采用模糊逻辑控制的自适应变带宽设计。该方法主要是通过引入模糊逻辑控制器,利用输入值适配控制规则,为每个控制规则确定其适配程度,并且采过加权计算合并规则的输出,控制环路滤波器的系数,从而自动调整环路带宽,达到增强雷达设备频率跟踪稳定性和提高测量精度的目的。仿真结果表明,模糊逻辑控制自适应变带宽锁相环跟踪目标的稳定性和测量精度都优于传统锁相环。

基于复系数陷波滤波器锁相环的电网正序分量检测

为满足在电网电压不平衡情况下的系统控制需求,需要快速而准确地检测出基波正负序分量的幅值和相位。采用无限脉冲响应(IIR)复杂系数陷波滤波器结合锁相环来提取基波分量中的正序分量,利用MATLAB/simulink仿真软件,在三相电压不平衡和电网电压频率突变的情况下对系统进行仿真,仿真结果证明了该方法能在电网电压不对称的条件下准确检测出正序分量的幅值和相位。

带通限幅器对锁相环噪声性能的影响

锁相环路中,在鉴相器前加上AGC（自动增益控制）,可以使环路性能在输入信噪比发生变化时保持稳定,带通限幅器也可以起到类似作用。尽管有一些文章对限幅器的性能作了研究,但是在PLL（锁相环）闭环条件下,鲜有文章分析其对环路噪声性能的影响。因此,文章以基本PLL环路的数学模型为基础,推导出PLL中分别加入相干AGC和带通限幅器后新的环路数学模型,以一阶PLL为例,计算和比较不同控制方式下环路相位误差均方值的变化,最后说明应当根据飞行任务的不同选择对环路更有利的控制方式。

基于微波锁相环的Ka波段锁相信号源

采用鉴相器、变容管压控振荡器（VCO）和毫米波倍频器实现了Ka波段低噪声锁相信号源，其中心频率可在37．6—44GHz之间设定，在39．8GHz频点的输出功率为16dBm，抖动均方根值JRMS≈0．8ps，相位噪声为-94．4dBc／Hz（100kHz频偏）。该锁相信号源可作为40Gb／s光纤通信系统中的参考时钟，也可用作毫米波雷达、制导系统中的信号源或本振源。

电网不平衡下双同步坐标系锁相环方法研究

针对PWM整流器或光伏逆变器等应用中,在电网不平衡条件下对电网电压基波正序分量的检测存在较大的误差。提出了采用双同步坐标系锁相环(DSRF-PLL)方案,可以在电网电压不平衡的情况下消除传统的同步坐标系锁相环系统存在的误差。通过将电网电压矢量的正序和负序分量转化到DSRF中,形成一个解耦网络可以完全分离正序和负序分量。由此得到的DSRF-PLL即使在电网不平衡或者频率变化的情况下也可以快速、准确地检测正序电压的相位,同时可以计算得到正序、负序电压矢量分量的幅值和频率。对所提出的锁相环方案进行了详细的理论介绍和方案设计,并且实验测试表明DSRF-PLL在电网不平衡条件下具有较好的锁相能力,验证了该方案的有效性,对工程应用具有一定的指导意义。

基于改进PLL的永磁同步电机ASMO无传感器控制

永磁同步电机无位置传感器控制采用传统滑模观测器法来获取转子位置,由于滑模抖振严重、估计反电势中含有低次谐波干扰及传统锁相环在电机反转时有位置误差等因素,影响转子位置估计精度。通过设计自适应滑模观测器和改进锁相环来解决上述问题。首先采用非奇异快速终端滑模面及改进指数趋近律来降低滑模抖振。其次对传统锁相环鉴相器进行改进并在环路滤波器中引入二阶广义积分器,不仅使电机正反转时能准确提取转子位置信息,还能滤除估计反电势中的低次谐波。仿真结果表明所设计的算法能减小滑模抖振、降低位置跟踪延迟时间及提高位置观测精度。

LMX2306在锁相环式频率合成器中应用

实现了目前应用最普遍的利用PLL(锁相环)技术的频率合成器。以NS(国家半导体公司)的流行PLL芯片LMX2306,并应用NS提供的免费软件EasyPLL实现此方案,提供了构建频率合成器这曾经设计困难的一种简单可行的方法。

6.5GHz锁相环单片集成电路设计

设计了一个锁相环频率合成器芯片,该芯片可用在无线接收系统的发射上变频和下变频中实现本振功能。该芯片通过外接滤波器和压控振荡器,构成完整的锁相环频率合成器。芯片的结构包括低相噪数字鉴频鉴相器、可编程参考分频器、双模预分频与A计数器和B计数器构成的N分频器、低温漂基准源、高精度电荷泵和4个24 bit的寄存器等。基于0.35μm SiGe工艺,芯片面积为1.4 mm×1.7 mm,归一化本底噪声-222 dBc/Hz,6.5 GHz时电流约为23 mA。基于芯片宽射频输入范围的特点,很多高频系统可省略倍频器,从而简化系统结构,降低成本。

一种基于锁相环的COT开关频率锁定技术

提出了一种可以在宽频范围内控制恒定导通时间（COT）电流模环路开关频率的锁相环（PLL）电路。电路采用经典电荷泵锁相结构,针对传统COT锁频方案中瞬态频率锁定速度和频率锁定精度性能无法兼顾的问题,通过一个由三极管构成的电流乘法计算单元引入PLL控制和输入电压前馈信息改变计时电容的充电电流,控制开关频率,保证了电路的锁频速度和精度。此外,锁相环的环路参数在宽电压变化范围内不发生变化,简化了频率补偿网络的设计。采用0.25μm 60 V双极型-CMOS-DMOS（BCD）工艺对电路进行了仿真和流片,芯片面积为2.83 mm2。结果表明,该电路在200 kHz1.8 MHz的开关频率内均可以实现良好的频率锁定功能,开关频率的波动幅度小于0.2 kHz,验证了设计的正确性。

集成锁相环CD4046在电力参数测试仪中的应用

介绍了集成锁相环CD4046的工作原理及其内部结构,给出了CD4046在电力参数测试中的具体应用实例,并给出了实际测量的参数和锁相频率稳定范围。

锁相环在矩阵变换器中的应用

矩阵交换器的电气性能十分理想。它具有输出频率不受电网频率限制等诸多优点。在矩阵变换器实现中的关键环节是获取电网电压相位。在电网平衡时传统矩阵变换器是基于过零点检测进行相位获取。随着配电网中各种电力电子设备的增加,电网遭到严重污染,并且随时可能发生波动。这种非理想条件下,锁相环便成为解决问题的有效途径。