基于VIP与SystemVerilog的硬件加速器仿真模型设计

随着片上系统(System on Chip,SoC)芯片规模与功能复杂度的膨胀,硬件加速器已成为大规模SoC的重要组成部分。为了缩短产品交付时间,有必要开发硬件加速器仿真模型,以在SoC设计初期支撑架构的探索与评估。在对硬件加速器的特点与建模需求进行分析的基础上,提出一种基于AXI验证IP(Verification IP,VIP)、SystemVerilog信箱和旗语的硬件加速器建模方法。该方法支持完备的总线协议特性,同时支持多个处理引擎的并行处理与乱序输出。以实际SoC项目中的通信基带加速器为例,对提出的建模方法进行介绍,并进行相应的系统级仿真与分析。所提出的建模方法可实现对硬件加速器总线行为的高效建模,能够有力支撑SoC验证以及系统架构评估,缩短项目的开发周期。

基于硬件仿真加速器的AFDX端系统测试方法研究

本文通过将AFDX端系统SoC设计加载到硬件仿真加速器上运行,在HDL侧以真正的硬件电路运行来替代用仿真工具软件运行SoC设计的方式,可以大大提高测试向量的仿真速度,并且可以将主要模块信号波形上传到在HVL侧主机上,增强了测试的可观测性,可以快速的定位出错误的信号,提高了验证效率,对机载SoC设计的功能验证提供了参考。

一种采用硬件加速器的卫星导航接收机通用验证平台

随着卫星导航接收机性能的倍增,接收机内数字集成电路规模日益庞大,仿真验证能力已经成为制约规模庞大、功能复杂的数字接收机集成电路设计制造的瓶颈。仿真验证作为芯片前端设计验证的重要环节正不断进步,传统的卫星导航接收机使用的NC-Sim、ModeSim等软件仿真的速度劣势尽现,难以胜任大数据量仿真验证;现场可编程门阵列加载Chip-Scope在线仿真验证虽然速度很快,但是可见波形少,存储数据长度有限,无法设置触发条件,每次修改后需要花费大量的时间重新综合、布局布线,无法适应现代数字卫星导航接收机集成电路开发的需求。为适应北斗导航接收机数字基带芯片的开发需求,设计了一种采用Palladium硬件仿真加速器的卫星导航接收机通用验证平台,实时接收基带数据,完全模拟卫星导航接收机工作的实际状态。对大规模集成电路设计而言,与传统方法相比,具有综合时间最短、仿真时间最少、所有信号波形可见、数据存储长度大、触发条件可灵活配置的卓越性能。

Palladium Z1开创数据中心级硬件仿真加速新时代

Palladium Z1是Cadence公司Palladium XP系列的后继产品,同时也是业内第一个数据中心级硬件仿真加速器。它将最顶尖的硬件仿真加速和电路仿真融合在一个平台内,系统密度远超过上一代平台达8倍,仿真处理能力更是提高近5倍。凭借企业级的可靠性和可扩展性,Palladium Z1平台最多能同时处理2304个并行作业,容量可扩展到92亿逻辑门,充分满足了市场对硬件仿真加速技术不断发展的需求。

Palladium Z1开创数据中心级硬件仿真加速新时代

日前,Cadence公司宣布正式推出Cadence Palladium Z1企业级硬件仿真加速平台,这是业内第一个数据中心级硬件仿真加速器,仿真处理能力是上一代产品的5倍,平均工作负载效率比最直接竞争对手高出2.5倍。Palladium Z1平台凭借企业级的可靠性和可扩展性,最多能同时处理2304个并行作业,容量可扩展到92亿门。

硬件仿真加速器进入数据中心级时代

目前，有以下3种仿真方式可以选择：软件仿真、FP—GA仿真和硬件仿真。随着Soc／ASIC设计尺寸的不断增大，结构越来越复杂，硬件仿真的优势越来越明显。在项目规划时间不断紧缩的情况下，公司对于硬件仿真加速容量的要求也越来越高，每两年就会翻一番，主要是由于验证复杂性增加，对质量、软硬件集成和功耗要求也更高。

Cadence发布Palladium Z1企业级仿真平台开创数据中心级硬件仿真加速新时代

2015年12月7日,中国北京-Cadence Design System,Inc.（现已正式更名为楷登电子,NASDAQ：CDNS）近日正式推出Cadence~Palladium~Z1企业级硬件仿真加速平台。这是业内第一个数据中心级硬件仿真加速器,仿真处理能力是上一代产品的5倍,平均工作负载效率比最直接竞争对手高出2.5倍。Palladium Z1平台凭借企业级的可靠性和可扩展性,最多能同时处理2 304个并行作业.

虚拟GDB远程调试技术及其在硬件仿真器中的应用

为了解决当前硬件仿真器采用测试激励与探针采样调试方法导致的额外硬件资源需求增加以及调试方法复杂死板的问题,研究出一种虚拟GDB远程调试技术提高硬件仿真器的调试能力。首先,使用JTAG的消息代理器与事务处理器进行软件与硬件的信息交互,实现计算机与硬件仿真器的通信;然后,通过VPI接口实现GDB与JTAG代理器的软件信息交互,完成虚拟GDB调试;最后,在硬件仿真器中进行应用实验。结果表明,虚拟GDB远程调试系统可支持断点插入、单步运行、寄存器读写等功能,与插入探针的调试方法相比,使用虚拟GDB调试提速近百倍。虚拟GDB远程调试技术丰富了硬件仿真器的软件调试手段,增强了硬件仿真器的调试能力,提升了芯片设计验证效率。

能够高效率实现企业系统级验证的加速器／仿真器

高性能的加速器／仿真器Cadence Incisive Palladium Ⅲ结合了高性能系统级验证自动化和验证管理、快速设计轮转，同时适合系统级芯片各个阶段设计及验证专家的硬件辅助验证。Palladium Ⅲ还实现了与Cadence企业系统级（ESL）验证解决方案全面结合，实现了所有工程设计和验证功能的硬件、软件和全系统确认的自动化和管理。

CADENCE硬件仿真器在Ethernet交换芯片验证中的应用

本文介绍了应用CADENCE硬件仿真器Palladium快速灵活验证Ethernet交换芯片的实例。

微处理器硬件验证平台的设计与应用

提出了面向高性能微处理器功能验证的全芯片验证平台的结构和构造方法,阐述了基于硬件加速器微处理器验证平台的实现。该验证平台提供了在线仿真和模拟加速两种验证模式,通用性好,已成功验证了自主设计的64位通用微处理器的正确性和兼容性。

Cadence推出Palladium XP Ⅱ验证平台和系统开发增强套件

不久前，Cadence推出Pal adium XP II验证计算平台，它作为系统开发增强套件的一部分，可显著加快硬件和软件联合验证的时间。Palladium XP II平台是屡获殊荣的Palladium XP仿真系统的更新产品，最多可以将验证性能再提高50%，更将其业界领先的容量扩展至23亿门。通过降低功耗并提高容量，客户现在可以在更小的系统配置上运行更多的测试，从而降低总体拥有成本。Cadence同时宣布增加八个新型移动和消费电子产品协议用于支持硬件加速器。

基于UVM的覆盖率驱动自动验证系统

本文介绍了一种应用于博微系列DSP内核的验证系统构建方案。验证总体采用UVM验证系统框架结构,采用覆盖率驱动的验证收敛统计方法实现了验证进度的可量化,并结合了Cadence硬件加速器技术使验证执行效率大大提高。实验证明该验证系统满足总体验证需求。