高厚径比通孔等离子去钻污均匀性提升研究

等离子去钻污已经成为印制电路板(PCB)高速材料除胶渣最受欢迎的方法。针对厚度为8 mm的高速PCB上0.40 mm孔径通孔去钻污均匀性难题,分别研究了反应物活性、气体交换、反应物浓度对提升等离体子去钻污均匀性的影响。研究发现,通过进出气口改造,并采用脉冲进气的方式来提高通孔内外等离子气体交换能力,可以提升通孔去钻污均匀性;提升反应物浓度对等离子去钻污均匀性具有最显著的改善作用,通过调整气流量和气体组分,可以显著抑制孔口去钻污量,并提升孔中的去钻污量,实现0.4 mm通孔去钻污均匀性提升至90%以上。

基于三元等离子体处理的PCB高厚径比孔清洗技术研究

三元等离子体在处理高厚径比通孔、活化高频印制电路板(PCB)方面存在突出的性能优势。以等离子体清洗量和清洗均匀性为评价指标,针对三元等离子体(O_(2)/N_(2)/CF_(4))在高厚径比通孔清洗中的关键性参数及其最优化应用范围进行研究。金相显微镜与扫描电子显微镜(SEM)观察显示,三元等离子体在清洗高厚径比通孔时设置在温度75~105℃、功率7.0~8.5 kW、CF_(4)含量8%~10%时,能够得到良好的清洗效果。

MEMS器件制造工艺中的高深宽比硅干法刻蚀技术

硅的高深宽比刻蚀技术是MEMS领域中的一项关键工艺。在硅片上形成高深宽比沟槽并拥有垂直侧壁结构是现在先进MEMS器件的一个决定性要求。本文分别介绍了国际上近年来使用F基和Cl2等离子体获得高深宽比的刻蚀方法并进行了比较,总结了各自的优缺点及适用范围。

高纵横选择比低损伤多晶硅栅的工艺实现

分析了采用微波高密度等离子体刻蚀(HDP)系统刻蚀实现高纵横向刻蚀选择比、低等离子体损伤、精细线条尺寸的MOSFET多晶硅栅的可行性。研究了刻蚀用气体中CH4和SF6等离子体分别在多晶硅栅刻蚀当中的作用及其分别对刻蚀速率、多晶硅栅侧壁形貌的影响原理。提出了实现MOSFET多晶硅栅高速低损伤刻蚀及聚合物清洗相结合的两步刻蚀工艺技术。借助终点检测技术(EPD),通过优化各气体体积流量及合理选择两步刻蚀时间较好实现了较高的纵横向选择比、低刻蚀损伤及精细线条的MOSFET多晶硅栅刻蚀。

高深宽比石英结构的NLD刻蚀

基于磁中性环路放电(NLD)等离子体刻蚀机的原理,研究了Ar和C_4F_8混合气体氛围下,射频(RF)天线功率、偏置电源功率、气压和C4F8体积流量等工艺参数对NLD刻蚀石英的影响,最终获取优化的工艺参数,用于高深宽比石英结构的制备。结果表明,随着RF天线功率的增加,石英刻蚀速率逐渐降低,偏压不断减小;增加偏置电源功率,刻蚀速率及偏压持续增大,刻蚀比不断增大;随着反应压强的增加,偏压变大,而刻蚀速率一直降低;C_4F_8体积流量增加,偏压一直增大,石英刻蚀速率先是快速上升而后逐渐变小。在优化的工艺参数下,刻蚀速率为439 nm/min,深宽比可以达到10∶1。

基于金属辅助化学腐蚀的大高宽比硅纳米结构制备

为了获得大高宽比的硅纳米结构,结合电子束光刻和等离子刻蚀方法制备厚度为5 nm/20 nm的Ti/Au微纳结构,然后以氢氟酸、去离子水和双氧水作为腐蚀液,利用各向异性金属辅助化学腐蚀制备大高宽比硅纳米结构,并进行了实验验证。研究了双氧水的浓度和腐蚀温度对硅纳米结构形貌的影响,分析了大高宽比硅纳米结构的金属辅助化学腐蚀机理。实验结果表明:在较低的双氧水浓度和较低的腐蚀温度下,可以形成侧壁陡直、光滑的大高宽比硅纳米结构,在纳米光栅结构和阵列结构的X射线掩模制造中显示出其优越性。基于氢氟酸、去离子水和双氧水的浓度分别为4.8、50和0.12 mol/L的腐蚀液,在2℃下进行金属辅助化学腐蚀,得到了高度为4.2μm的300 nm特征尺寸的硅纳米柱结构,对应高宽比为14∶1。

射频等离子体在高速材料高纵横比的刻蚀工艺研究

近年5G通迅、AI人工智能、军工航天、可穿戴设备等电子应用领域的迅速发展,正驱动工业对复杂的高性能电路板的需求,高输入/输出(I/O)和快速要求高密度的相互连接,导致了高密度的多层板结构,从10层到64层或更高层的高速材料电路板(PCB板)。这些高端板结构寻求高的纵横比和更小的孔径,钻孔后去钻污的传统方法受到很大的限制,由于传统湿法工艺的限制,在PCB制造工艺中形成了新的困难。液体不能渗透到非标准多层板的微孔中,传统的desmear处理工艺具有其局限性。湿式化学法,如酸蚀,对刻蚀化学惰性的介电材料有困难。利用等离子除胶可以达到常规清洗无法达到的效果,可应用在PCB制造过程中。

等离子设备加工高厚径比产品工艺研究

文章通过对孔壁平均去钻污量的数据分析,研究了厚径比与孔壁平均去钻污量的规律,初步界定了等离子去钻污加工高厚径比的能力。通过对等离子去钻污均匀性的控制,控制平均去钻污量,从而得到高厚径比产品稳定加工品质。

1x nm DRAM电容孔刻蚀工艺研究

电容(储存单元)是DRAM(动态随机存取存储器)非常关键的结构。由于高深宽比电容孔刻蚀的限制,随着器件尺寸越来越小,同时实现足够的电容值、最小化存储单元之间的漏电和最大化存储阵列密度变得越来越具有挑战性。为了构建小尺寸和笔直剖面的电容孔,我们在此基于在中微CCP干法刻蚀机上的实验结果提供了一些工艺解决方案,例如激发等离子体的射频功率、刻蚀化学气体和逐步刻蚀调整等。这些解决方案主要针对工艺挑战包括工艺剖面不弯曲、大的底部尺寸和良好的底部圆度等。而且,我们根据经验和相关知识提出了相应的机理,涉及但不限于电容耦合式等离子体刻蚀过程中的聚合物沉积、离子轰击和化学反应等。