基于FPGA的3.125Gbits串行通道设计实验

本设计实验是为了验证如何用现场可编程门阵列 (FPGA)实现 3.12 5Gbit s的串行通道设计。设计中使用了Xilinx公司的Aurora链路层协议 ,以及Virtex ⅡPro器件中内置的 3.12 5Gbit s高速串行收发器。文中描述该设计所涉及的主要实现方法 ,包括Aurora协议接口设计、特殊的片上时钟电路设计、片上存储器设计以及芯片引脚和布局设计等。