高压缩V-LRU算法的研究与实现

提出并实现了基于四路组相联高速缓存的高压缩V-LRU算法。该算法将有效位和近似LRU标志位压缩到只有4位,可以大大减少电路面积,且高速缓存的缺失率基本保持不变。在高速缓存容量为8kByte时,高压缩V-LRU算法的缺失率与7-bit位比较近似V-LRU算法、5-bit位复用近似V-LRU算法基本相同,而相对于9-bit近似V-LRU算法也只增加大约0.9%。基于SMIC 0.13μm工艺,高压缩V-LRU算法的电路面积相对于9-bit、7-bit和5-bit V-LRU算法,分别减少10 925.8μm2、6 415.5μm2和2 142.1μm2。而且,如果增加高速缓存的容量,4种近似V-LRU算法缺失率的差别将变得更小,但是,高压缩V-LRU算法的电路面积优势将会更加明显。

一种基于伪LRU的新型共享Cache划分机制

本文提出了一种基于伪LRU方法的新型共享Cache动态划分策略PLRU-SCP.本文提出的划分策略在分析电路中给出了基于二叉树的新型分析方法,在划分电路中使用了一种非遍历的划分算法.并提出了一种新型共享Cache结构.本文提出的新型划分策略比基于LRU方法的不划分共享Cache策略和效用最优的划分策略的性能分别提高了11.05%和8.66%.

一种位复用近似LRU替换算法的分析与研究

提出并实现了4-way组相联高速缓存设计[1]中能够减少电路复杂性、节省Valid RAM空间的5-bit位复用近似LRU算法,其基本方法是通过位比较对4-way数据访问先后进行排序、对Valid位和比较位进行复用。给出了不命中时的替换选择电路逻辑和通过VHDL实现后的测试结果。相关结果表明,该算法实现电路简单,占用面积小,且命中率高:在指令高速缓存设计中,高速缓存大小为1 kB时,测试的平均命中率为90.2%,4 kB时为92.3%,16 kB时为94.2%。