QDR SRAM控制器的设计与FPGA实现

介绍一种新型静态存储器———QDR(Quad Data Rate)SRAM的存储器结构、与系统的接口连接、主要的操作时序。参考实际QDR存储器内部组成,利用FPGA实现存储器控制器的设计实现。旨在通过FPGA的快速、灵活、容易修改的特点,设计并实现在高速数据通信系统中,QDR静态存储器用于处理器和接口连接的外设之间的数据交换。着重分析QDR控制器的读/写操作状态机。

利用QDR SRAM和FPGA实现雷达动目标显示的方法

动目标显示是现代雷达重要的频域信号处理措施。本文在FPGA信号处理平台上,用QDR SRAM作为雷达多周期数据存储器件,实现了动目标处理功能。该系统可以可靠地实现对QDR SRAM的读写控制,实时地完成动目标对消等信号处理功能,在实际工程中得到了应用。

基于V93000系统的高速QDR SRAM存储器测试方法

为满足当今的高速网络中高带宽、高密度存储器要求,四倍数据速率静态随机存取存储器(QDR SRAM)广泛应用于路由器、交换机、集成器、网络卡等互联网设备中。QDR SRAM在双倍数据速率存储器(DDR)的基础上,具有独立的数据输入端口和数据输出端口,在脉冲信号的上升沿和下降沿都可以处理数据资料,读写控制、读写地址分离,与DDR相比操作起来更简便。但同时QDR因其数据传输速率高、存储容量较大,使得如何对其性能进行精确评价成为存储器类器件测试的一个亟待解决的难题。文中以GSI公司的GS81302D37GE-300I型芯片为例,介绍了一种基于爱德万公司V93000测试系统进行高速QDR SRAM电路测试的方法,依托V93000测试系统的可编程阻抗匹配特性及存储器专用测试软件包等对其性能进行高效、准确地评价,以满足高速QDR SRAM各项指标的评估要求。

基于AMBA总线的高性能QDRⅡ SRAM控制器设计

针对高速网络的需求,介绍了一种高速静态存储器QDRⅡSRAM,设计了一种基于AMBA总线的高性能QDRⅡSRAM控制器IP,具有良好的接口兼容性和可移植性。使用了深度为8×72位的写出FIFO与8×72位读入缓冲,增加了系统存取的效率,设计通过仿真及实际验证,能够良好应用于系统时钟为800 MHz的SOC环境中,满足功能和时序要求。

QDRⅡ+SRAM PHY模块的设计研究

存储器与控制器的接口模块在如今多倍速率存储器(DDR,QDR等)中作为存储体和控制器之间信号的中转站起着至关重要的作用,接口模块通过时序的校准和数据的串并转换保证了高速数据有效的传输.研究了应用于网络设备的四字突发72Mb×36bQDR(4倍速率)Ⅱ+SRAM存储器接口的读写时序,针对其与控制器的接口协议详细论述了一种接口模块电路的实现方案,在500Mhz频率下完成了逻辑设计与验证以及版图物理设计工作.采用的移相时钟和延时校准机制提高了高速存储系统数据采集的可靠性.在tt,ss,ff三种不同器件端角下的验证结果满足四字突发QDRⅡ+SRAM存储器接口电路的时序和功能要求.该设计基于ASIC设计流程,模块面积小,功耗低,能够作为IP方便地应用于大型片上系统(system on chip,SOC)设计中,具有可移植性.

QDR—Ⅱ SRAM在高速数据采集系统中的应用

随着数字通信技术的发展，对高速大容量数据存储的要求越来越高。本文在分析QDR-Ⅱ SRAM的存储器结构和主要操作时序的基础上，详细介绍了QDR—Ⅱ SRAM控制器的设计以及在高速数据采集系统中的应用。

新型液晶立体显示屏驱动电路的研制

为了制作不需要立体眼镜的自动立体显示器,文章对显示屏驱动电路进行了研究,并调查了多种立体显示屏上像素和图像的排列规律及立体输入信号的具体格式,制作了立体信号变换电路,该电路主要由FPGA和QDRSRAM构成,放在Scaler和LVDS电路之间,对输入信号进行处理,最终发送到显示屏中相应的像素上。此电路可以适应多种液晶立体显示屏,并兼容多种立体信号源。通过实验表明整体技术和方案是成功的,可用于改进各种车辆、舰船和飞机的显示系统。

多队列FIFO的设计及其在核心路由器中的应用

提供服务质量保证是目前Internet的重要研究课题之一,而在核心路由器上实现区分的服务质量保证则主要体现在对优先级队列的调度上。文章在分析QDR-SRAM操作时序的基础上,详细介绍了利用FPGA和QDR-SRAM实现多队列FIFO的设计方案,并讨论了通过利用该设计在核心级路由器中实现支持优先级调度的方案。在实际应用中,这种方案的硬件实现简单而且性能良好。