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Statistical Elmore delay of RC interconnect tree
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作者 董刚 杨杨 +1 位作者 柴常春 杨银堂 《Chinese Physics B》 SCIE EI CAS CSCD 2010年第11期35-40,共6页
As feature size keeps scaling down, process variations can dramatically reduce the accuracy in the estimation of interconnect performance. This paper proposes a statistical Elmore delay model for RC interconnect tree ... As feature size keeps scaling down, process variations can dramatically reduce the accuracy in the estimation of interconnect performance. This paper proposes a statistical Elmore delay model for RC interconnect tree in the presence of process variations. The suggested method translates the process variations into parasitic parameter extraction and statistical Elmore delay evaluation. Analytical expressions of mean and standard deviation of interconnect delay can be obtained in a given t^uctuation range of interconnect geometric parameters. Experimental results demonstrate that the approach matches well with Monte Carlo simulations. The errors of proposed mean and standard deviation are less than 1% and 7%, respectively. Simulations prove that our model is efficient and accurate. 展开更多
关键词 statistical delay parasitic extraction rc interconnect process variations
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BALANCED TRUNCATED MODELS OF C INTERCONNECT CIRCUITS AND THEIR SIMULATION 被引量:1
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作者 YuanBaoguo WangBen WangShengguo 《Journal of Electronics(China)》 2005年第4期403-408,共6页
The Balanced Truncation Method (BTM) is applied to an even distributed RC interconnect case by using Wang's closed-forms of even distributed RC interconnect models. The results show that extremely high order RC in... The Balanced Truncation Method (BTM) is applied to an even distributed RC interconnect case by using Wang's closed-forms of even distributed RC interconnect models. The results show that extremely high order RC interconnect can be high-accurately approximated by only third order balanced model. Related simulations are executed in both time domain and frequency domain. The results may be applied to VLSI interconnect model reduction and design. 展开更多
关键词 VLSI 互连 rc分布电路 平衡还原
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考虑工艺波动的两相邻耦合RC互连串扰噪声估计 被引量:5
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作者 董刚 杨杨 +1 位作者 柴常春 杨银堂 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2010年第6期1082-1087,1131,共7页
基于6节点耦合互连串扰噪声电路模型,提出了一种新的考虑工艺波动的统计互连串扰噪声分析方法,在给定互连参数波动范围条件下,推导出了耦合互连统计串扰噪声的均值和标准差的解析表达式.实验结果表明,与在互连工艺波动研究中广泛采用的... 基于6节点耦合互连串扰噪声电路模型,提出了一种新的考虑工艺波动的统计互连串扰噪声分析方法,在给定互连参数波动范围条件下,推导出了耦合互连统计串扰噪声的均值和标准差的解析表达式.实验结果表明,与在互连工艺波动研究中广泛采用的蒙特卡罗方法相比,新方法在确保计算精度的前提下大大缩短了计算时间,且采用新方法计算得到的RC互连串扰噪声均值误差低于2.36%,而标准差误差则低于7.23%. 展开更多
关键词 工艺波动 rc互连 串扰噪声 统计模型
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大容量SRAM中长互连线RC延迟的高速译码电路的研究 被引量:2
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作者 李天阳 黄义定 +1 位作者 石乔林 薛忠杰 《微电子学与计算机》 CSCD 北大核心 2006年第2期96-99,103,共5页
文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况,并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4Mb SRAM的高速译码电路。仿真表明在大扇出、大负载、长互连... 文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况,并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4Mb SRAM的高速译码电路。仿真表明在大扇出、大负载、长互连线的情形下,电路延迟时间仅有1.85ns。比传统的使用等效电容的优化方法快出0.12ns,电路面积节约30%,并且功耗明显的降低。 展开更多
关键词 CMOS 电路优化 rc互连线 SRAM 译码器
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一种考虑工艺波动的RC互连延时统计模型 被引量:1
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作者 杨杨 董刚 +2 位作者 柴常春 杨银堂 冷鹏 《系统仿真学报》 CAS CSCD 北大核心 2010年第3期584-588,共5页
基于Elmore延时模型,提出了一种考虑工艺波动的RC互连延时统计模型,在给定互连参数波动范围条件下,利用该模型可以得到互连延时均值和标准差的解析表达式,与目前国内外互连工艺波动研究中广泛采用的Hspice蒙特卡罗(Monte Carlo)分析方... 基于Elmore延时模型,提出了一种考虑工艺波动的RC互连延时统计模型,在给定互连参数波动范围条件下,利用该模型可以得到互连延时均值和标准差的解析表达式,与目前国内外互连工艺波动研究中广泛采用的Hspice蒙特卡罗(Monte Carlo)分析方法相比,所提模型在确保计算精度的前提下大大缩短了计算时间,可以应用于VLSI的互连延时分析和优化设计中。 展开更多
关键词 rc互连 延时 工艺波动 统计模型
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基于“有效电容”的耦合RC互连延时分析 被引量:3
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作者 董刚 杨银堂 李跃进 《电路与系统学报》 CSCD 2004年第5期127-130,共4页
本文在保证互连延时特性不变的基础上将两相邻耦合 RC 互连中的耦合电容和静态互连电路等效为一“有效电容”,并将其用于有源互连的 Elmore 延时计算。与传统的采用 Miller 电容的方法进行了比较,它不但提高了计算精度而且反映了延时随... 本文在保证互连延时特性不变的基础上将两相邻耦合 RC 互连中的耦合电容和静态互连电路等效为一“有效电容”,并将其用于有源互连的 Elmore 延时计算。与传统的采用 Miller 电容的方法进行了比较,它不但提高了计算精度而且反映了延时随信号上升时间变化的规律。本文方法与 Elmore 延时具有相同的计算复杂度,可广泛用于考虑耦合电容的面向性能的布线优化。 展开更多
关键词 电容提取 耦合rc互连 有效电容 延时
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ULSI中的铜互连线RC延迟 被引量:3
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作者 轩久霞 卢振钧 李志国 《电子产品可靠性与环境试验》 2003年第3期33-37,共5页
随着ULSI向深亚微米特征尺寸发展,互连引线成为ULSI向更高性能发展的主要限制因素。由互连引线引起的串扰噪音及RC延迟限制了ULSI的频率性能的提高,同时考虑到电迁移和功率损耗,人们开始寻找新的互连材料;低电阻率的铜互连材料和低介电... 随着ULSI向深亚微米特征尺寸发展,互连引线成为ULSI向更高性能发展的主要限制因素。由互连引线引起的串扰噪音及RC延迟限制了ULSI的频率性能的提高,同时考虑到电迁移和功率损耗,人们开始寻找新的互连材料;低电阻率的铜互连材料和低介电常数介质的结合可以有效地改善互连线的性能。主要讨论了互连延迟的重要性以及改善和计算延迟的方法。 展开更多
关键词 铜互连线 电容 低介电常数 可靠性 rc延迟 ULSI
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工艺变化下互连线分布参数随机建模与延迟分析 被引量:1
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作者 张瑛 Janet M. Wang 《电路与系统学报》 CSCD 北大核心 2009年第4期79-86,共8页
随着超大规模集成电路制造进入深亚微米和超深亚微米阶段,电路制造过程中的工艺变化已经成为影响集成电路互连线传输性能的重要因素。文中引入高斯白噪声建立了互连线分布参数的随机模型,并提出基于Elmore延迟度量的工艺变化下的互连延... 随着超大规模集成电路制造进入深亚微米和超深亚微米阶段,电路制造过程中的工艺变化已经成为影响集成电路互连线传输性能的重要因素。文中引入高斯白噪声建立了互连线分布参数的随机模型,并提出基于Elmore延迟度量的工艺变化下的互连延迟估计式;通过简化工艺变化量与互连线参数之间的关系式,对延迟一阶变化量与二阶变化量进行了分析,给出一般工艺变化下互连延迟的统计特性计算方法;另,针对线宽工艺变化推导出互连延迟均值与方差的计算公式。最后通过仿真实验对工艺变化下互连线延迟分析方法及其统计特性计算公式的有效性进行了验证。 展开更多
关键词 工艺变化 互连线 rc模型 Elmore延迟 蒙特卡洛法
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三维闪存中基于钨互连的空气隙结构的制备工艺 被引量:1
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作者 袁璐月 刘峻 +3 位作者 范鲁明 郭安乾 夏志良 霍宗亮 《半导体技术》 CAS 北大核心 2019年第4期281-285,共5页
将空气隙应用于逻辑器件后段金属互连线中可以有效降低互连线间的寄生电容,提升电路信号传输速度,但制备过程仍具有一定的困难。基于三维闪存(3D NAND)中后段(BEOL)W的自对准双重图形化(SADP)工艺,利用湿法刻蚀的方法在W化学机械平坦化(... 将空气隙应用于逻辑器件后段金属互连线中可以有效降低互连线间的寄生电容,提升电路信号传输速度,但制备过程仍具有一定的困难。基于三维闪存(3D NAND)中后段(BEOL)W的自对准双重图形化(SADP)工艺,利用湿法刻蚀的方法在W化学机械平坦化(CMP)之后去除SiO_2介质层,然后再利用化学气相淀积(CVD)法淀积一层台阶覆盖率较低的介质在金属互连线层内形成空气隙。采用空气隙结构代替原来的SiO_2介质层可降低约37.4%的寄生电容,且薄膜的台阶覆盖率会进一步降低电容。TCAD仿真和电性能测试结果表明,采用该方法制备的空气隙结构可降低互连延迟。 展开更多
关键词 三维闪存 W互连 rc延迟 空气隙 低台阶覆盖率
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双嵌入式低k介电层/铜工艺技术 被引量:1
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作者 利定东 濮胜 《半导体技术》 CAS CSCD 北大核心 2003年第3期22-24,21,共4页
介绍了铜/低介电常数介电层的双嵌入式工艺,该工艺已大规模应用于动态记忆存储器(DRAM)和逻辑电路器件中。
关键词 双嵌入 内导线 rc延迟 低K介电层 铜布线工艺制程
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考虑工艺波动的RC互连树统计功耗
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作者 董刚 薛萌 +1 位作者 李建伟 杨银堂 《物理学报》 SCIE EI CAS CSCD 北大核心 2011年第3期486-493,共8页
为了有效分析考虑工艺波动的RC互连树统计功耗,本文首先给出了考虑工艺波动的互连寄生参数和输入驱动点导纳矩的构建方法,然后,推导得出了互连功耗均值与标准差的表达式.计算结果表明,与目前广泛应用的Monte Carlo分析方法相比,采用本... 为了有效分析考虑工艺波动的RC互连树统计功耗,本文首先给出了考虑工艺波动的互连寄生参数和输入驱动点导纳矩的构建方法,然后,推导得出了互连功耗均值与标准差的表达式.计算结果表明,与目前广泛应用的Monte Carlo分析方法相比,采用本文方法得到的RC互连功耗均值误差小于4.36%,标准差误差则小于6.68%.结果显示,本文方法在确保精度的前提下大大缩短了仿真时间. 展开更多
关键词 工艺波动 rc互连 统计功耗
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集成电路铜连线技术 被引量:3
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作者 徐毓龙 周晓华 徐玉成 《物理》 CAS 1999年第6期364-367,共4页
简要介绍了集成电路铜连线技术及其应用
关键词 铜连线技术 低介电常数介质 rc常数 集成电路
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