一种触发型ESD电源钳位电路

ESD电源钳位的应用始于20世纪90年代中期,到现在它已经成为半导体芯片设计及ESD设计综合的典型应用。将ESD电源钳位综合应用到半导体芯片结构中的发展已经成为ESD设计规则的组成部分,同时也是ESD设计艺术的基本组成部分。在CMOS工艺中,MOSFET型ESD电源钳位在芯片设计中已经成为一种标准的ESD设计实现。触发型MOSFET ESD电源钳位电路能够弥补栅极接地的NMOS(GGNMOS)在经受二次击穿时的ESD保护缺陷。

一种高性能ESD电源钳位电路设计

本文提出了一种新型的ESD电源钳位电路,该电路采用反馈结构延长了电路在ESD事件来临时的开启时间,并且增强了电路的鲁棒性,避免电路在正常供电过程中发生误触发现象.和传统结构相比,检测电路中电容只有20 fF,节省了版图面积.仿真结果表明,ESD来临时,BIGFET开启时间能达1μs,在5V/1μs高速电源电压上电时,BIGFET未发生误开启,因此本文设计的ESD电源钳位电路可以被广泛应用在各种高速电路中.

一种用于继电保护的电源钳位静电放电电路

与消费类电子产品相比,用于继电保护的集成电路(IC)面临着更为严苛的静电放电(ESD)环境,需要高可靠性的电源钳位ESD电路,但这会给芯片带来较大的泄漏功耗。针对继电保护电路的ESD需求,提出了一种低漏电型电源钳位ESD电路,减小了ESD触发模块的电容,有效防止了继电保护下快速上电和高频噪声带来的误触发。利用电流镜结构获得大的等效ESD触发模块电容,保证了泄放晶体管的导通时间。利用钳位二极管技术,减小钳位电路触发模块的泄漏电流。基于标准65 nm CMOS工艺对电源钳位ESD电路进行了流片验证,测试结果表明,人体模型(HBM)ESD防护能力可达4 kV,泄漏电流为25.45 nA。

基于130nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选。但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点。设计了一款基于130 nm部分耗尽型SOI(PD-SOI)工艺的数字专用IC(ASIC)。针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响。该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考。