基于Chipyard的RISC⁃V处理器设计与实现

芯片设计领域的RISC⁃V较ARM、X86和PowerPC等主流指令集架构有着精简、开源和灵活的明显优势。利用Chipyard框架采用Chisel语言设计了五级流水线的RISC⁃V处理器兼具开发周期短和保留RISC⁃V的架构优势。其中,存储器管理单元(MMU)支持页面的虚拟内存和无阻塞数据缓存,并具备分支预测、浮点运算等功能,在FPGA上完成软硬件协同仿真。实验表明,基于Chipyard设计的RISC⁃V处理器支持RV64GC指令集集合,Dhrystone跑分达到1.27 DMIPS/MHz。

基于RISC⁃V处理器的物联网SOC平台设计

针对物联网应用中SOC平台多需求决策问题,以处理器CV32E40P和Ibex作为内核,选用改进片上总线架构(AMBA)协议以及通用型外设搭建SOC平台;然后根据资源利用报告分析其面积、功耗和性能;最后在FPGA上验证SOC平台可行性。结果表明,在同一SOC平台下,CV32E40P的面积相较于Ibex增加了26.07%,在25 MHz、40 MHz与50 MHz频率下,功耗分别提高了31.58%、29.03%以及25.64%,在运行逻辑控制与卷积运算代码时,速度分别提高了27.66%和108.75%。综上,Ibex更适用于智能家居领域中低带宽数据获取的场景,而CV32E40P则适用于智慧城市领域中视频、图像数据采集处理的场景。

SeChain:基于国密算法的RISC-V安全启动机制设计与实现

开源RISC-V指令集为我国建立自主可控物联网生态提供了重大机遇.然而,物联网设备通常缺乏硬件加固措施,容易遭受物理级的固件篡改攻击,因此保障固件完整性以提高设备安全性至关重要.为此,已有基于安全启动技术的初步探索,但仍存在3个问题:1)传统软件信任根难以保证物理级可靠性;2)主流硬件级安全启动技术被国际芯片厂商掌握,技术未公开且不支持国密算法,无法保证安全自主可控;3)已有基于RISC-V CPU的安全启动研究缺乏对上层固件的校验机制.为解决上述3个问题,首次设计并实现基于国密SM9算法的RISC-V安全启动机制——SeChain.具体而言:1)在RISC-V SoC内部增加了签名计算单元(signature calculation unit,SCU),实现密钥对生成与签名;2)增加了密钥验证单元(key verification unit,KVU),实现验证算法的片内执行及固件完整性验证;3)设计实现基于验证引导的多级安全启动机制,从不可篡改的硬件信任根出发,逐级完成引导程序的完整性校验.基于上述设计,SeChain实现了信任根的不可篡改和安全可信,构造了一个可信的安全启动链,基于国密SM9算法为设备的安全启动和可信执行提供可靠保障.为了验证SeChain的有效性、高效性和可靠性,基于VexRiscv CPU在FPGA硬件平台完成了SeChain仿真验证实验.实验结果表明,SeChain能够有效抵御各类固件篡改攻击,并能对抗信任根攻击,且平均额外时间开销不超过6.47 s.SeChain适用于资源受限的IoT设备,在满足安全可信启动的同时,能为国产RISC-V生态的安全自主可控提供有力保障.

RISC-V特权架构配置的硬件实现影响研究

RISC-V指令集的模块化设计,能够适用于从低功耗设备到高性能处理器等多个领域.RISC-V特权架构涵盖了系统中除非特权指令集以外的所有内容,包括特权指令以及运行操作系统和连接外部设备所需的附加功能.基于特权架构,分为32位和64位两类,涵盖特权等级、异常处理、物理内存保护、基于页面的虚拟内存和性能计数器等模块的32种配置,探索特权架构配置在不同应用场景下对功能和硬件资源开销的影响.在实现方式上,采用参数化配置来选择系统的特权架构.实验结果表明,根据配置的特权架构不同,在采用相同非特权体系结构的情况下,最多会有28.63%的面积和40.83%的功耗差异.

基于RISC-V内核的UHF RFID阅读器SoC设计

为降低RFID阅读器产品设计的难度和结构复杂度,设计一款符合ISO/IEC 18000-6C协议的RFID阅读器SoC。系统用硬件实现协议中对于阅读器要求的脉冲间隔码模块、循环冗余编码/校验模块、FM0码/Miller码解码模块等。(有歧义)选用开源RISC-V内核蜂鸟E203提供控制和用户可编程空间。编写基于FreeRTOS实时嵌入式操作系统的SoC配套软件。经过测试,该设计能够在FPGA芯片内正常运行,实现符合协议对阅读器通信要求的相关操作,能够支持二次开发实现除RFID通信外的其它操作。

基于RISC-V的UHF RFID标签数字基带设计

射频识别技术(Radio Frequency Identification,RFID)是通过发射和接收射频信号的方式来对目标对象进行识别,并由此获取目标对象的相关参数的技术。随着UHF RFID技术被应用于越来越多的领域,为了能够更加快速地适应各种应用需求,论文将UHF RFID标签数字基带以SOC的形式实现。在整个数字基带设计中,标签的物理链路层通过硬件实现,包括FM0/Miller编码模块,PIE解码模块、CRC编码/校验模块等。同时,标签识别层通过使用开源RISC-V内核蜂鸟E203和部分硬件设计共同完成。经过验证,论文设计能够在FPGA上成功运行并符合ISO/IEC_18000-6C协议[1]中规定的通信流程。

基于系统级封装的RISC-V电路设计与实现

为满足电子系统在性能、功耗、体积、重量和国产化等方面的需求,设计了一款基于系统级封装技术的RISC-V电路。该电路以采用自主指令集架构和国内工艺的处理器为核心,并集成了国产外围电路,实现了一款完全自主创新的、具备常用控制与通信接口的微系统电路。经过测试与验证,该电路各项功能和性能均达到设计指标,有效地提高了功能密度,很好地满足了电子系统在小型化、轻量化和低功耗等方面的需求。

基于RISC-V的硬件管理控制器设计

随着云计算、大数据等先进计算产业的发展,基于硬件的管理模式实现智能化管理具有重要意义。基于RISC-V核心设计实现一种硬件管理控制芯片,利用网络通信工具,实现对应用系统的有效管理。基于UVM验证方法学构建验证平台进行仿真验证,基于FPGA构建芯片原型验证平台与上位机进行协同验证与稳定性测试。物理设计采用40 nm工艺,设计频率为250 MHz。

基于向量表的RISC-V处理器普通中断与NMI优化设计

针对有实时性需求的精简指令集计算机(Reduced Instruction Set Computer,RISC)-V处理器中断响应延迟过长的问题,本文改进了中断响应中中断服务程序跳转地址计算的方式,扩展了不可屏蔽中断(Non-Maskable Interrupt,NMI)响应时的控制寄存器,提出了硬件矢量中断以及NMI相关控制寄存器扩展。硬件矢量中断提高了中断的响应速度,减少了中断响应的延迟。NMI扩展控制寄存器减少了NMI的响应延迟,减少了软件需要进行的保存现场操作。利用VCS仿真验证了中断优化的正确性以及性能。仿真结果表明,硬件矢量中断响应时间缩短了84.4%,响应速度提高为原本的6倍,NMI扩展控制寄存器减少了31个时钟周期的响应时间以及32个时钟周期的返回时间。

RISC-V架构的轻量化内存保护单元

随着互联网和物联网的快速发展,全球联网设备数量高速增长,“万物互联”成为全球网络未来发展的重要方向。边缘物联代理设备繁荣的同时也催生了多样化的安全问题,然而传统的安全保护机制在现有边缘物联代理设备上已变得低效,且可信执行环境过大,需要依赖远程授权。目前应用普遍存在被破解、数据被窃取篡改等安全风险,对金融数据安全、个人隐私数据保护、业务数据完整性等带来极大的威胁。本文提出了一种基于RISC-V架构的轻量化内存保护单元,实现基于硬件可信根的硬件安全启动机制。通过对RISC-V指令集进行扩展,并利用新增指令创建内存安全空间,将一般的内存转换成安全的加密空间,实现可信嵌入式系统。

RISC-V标量处理器的应用与优化分析

阐述基于RISC-V指令集架构的特点,设计一款支持RV64IM指令子集的处理器核。首先,分析流水线对处理器性能的影响,使用五级流水线以提升处理器的吞吐率。其次,使用分支预测模块及Cache缓存模块对处理器性能进行优化。最后,使用FPGA验证处理器设计,在50MHz时钟下,CoreMark跑分为2.86/MHz。

基于QEMU的RISC-V程序性能分析

开源指令集规范RISC-V具有模块化、高可定制的特点,可根据特定应用或需求定制指令集,从而优化性能、节约能耗,提高芯片的应用适配性。为了分析目标场景的需求以优化指令集设计,往往需要基于模拟器深入分析目标应用的特点。为此,本文面向RISC-V,提出了一种基于QEMU模拟器的程序性能分析技术,以动态二进制插桩的方式收集程序的运行信息,并结合调试信息进行基本块级和函数级的热点标注。相比于传统的性能分析技术(如Gprof等),本技术具有以下优势:一是不受硬件平台和操作系统的限制,适用于早期的指令集设计阶段;二是考虑了模拟器与真实芯片之间执行指令的差异,引入指令预估代价模型对结果进行修正。此外,本文提出的性能分析技术也可用于指导程序性能优化以及编译优化等。

应用级兼容RISC-V的混合指令集处理器

指令集架构的改变会导致处理器硬件平台发生变化,面向旧硬件平台编译的二进制应用程序将无法在新的硬件平台上继续运行。提出了一种应用级兼容多种指令集的混合指令集架构,基于该混合指令集架构的处理器可原生运行多种指令集的应用,能有效避免程序开发移植的重复工作或二进制翻译执行的性能损失。在自主研发的一款处理器基础上实现了应用级兼容RISC-V的混合指令集处理器。与单一指令集相比,应用级支持2种指令集带来的硬件开销仅增加了0.45%。FPGA原型系统成功启动了面向混合指令集架构移植的操作系统,并能正确运行2种指令集的应用,验证了混合指令集架构思想的可行性。RISC-V指令集下,Coremark性能为5.58/MHz,SPECint2006的性能为8.44/GHz,SPECfp2006的性能为10.75/GHz。

基于指令生成约束的RISC-V测试序列生成方法

为了避免处理器受到指令缺陷的威胁,该文提出基于指令生成约束的RISC-V测试序列生成方法,构建测试指令序列生成框架,实现测试指令生成及指令缺陷检测,解决现有测试指令序列生成方法约束定义困难和收敛速度慢的问题。在该方法中,首先,根据指令集架构规范和指令验证需求定义指令生成约束,包括指令格式约束、通用功能覆盖约束和特殊功能覆盖约束,以解决随着指令数量增多约束定义的困难,提高可复用性;然后,定义启发式搜索策略,通过统计覆盖信息,加快覆盖率收敛速度;最后,基于启发式搜索策略构造求解算法,实现满足指令生成约束的测试序列生成。实验结果表明,与现有方法相比,在覆盖所有指令验证需求的前提下,结构覆盖率和数值覆盖率的收敛时间分别减少了85.62%和57.64%。利用该框架对开源处理器进行检测,可以定位到在处理器译码和执行阶段引入的指令缺陷,为处理器指令缺陷检测提供了有效的方法。

波动动态差分逻辑RISC-V CPU芯核的功耗抑制技术研究

差分功耗分析(DPA)攻击不仅威胁加密硬件,对加密软件的安全性也构成严重挑战。将波动动态差分逻辑(WDDL)技术应用在RISC-V指令集的处理器芯核上可减少功耗信息的泄露。但是,WDDL技术会给电路引入巨大的功耗开销。该文针对基于WDDL的RISC-V处理器芯核提出两种功耗抑制方法。虽然随机预充电使能技术与指令无关,而预充电使能指令技术需要扩充指令集,但这两种方法都是属于轻量级的设计改进。仿真结果表明,采用了随机预充电使能技术和预充电使能指令技术的Rocket芯核的电路功耗分别是原始的WDDL Rocekt芯核功耗的42%和36.4%。

基于RISC-V的SOPC电子系统设计实验研究

该实验设计在电子系统设计相关教学中引入嵌入开源软核微处理器的片上可编程系统SOPC(system on programmable chip)技术,不仅能够让更多学生学习集成电路初步设计方法,而且能够通过自主设计SOPC系统培养其创新能力。该文首先对SOPC电子系统设计的现状进行了分析,提出了基于RISC(reduced instruction set computer)-V开放指令集架构的微处理器进行SOPC系统设计教学,之后介绍了RISC-V微处理器的选择和移植方法,最后介绍了基于RISC-V微处理器的四个层次的实验设计原则和设计出的具体实验项目。

面向RISC-V嵌入式处理器的浮点单元设计与移植

针对软件实现浮点运算的速度无法满足RISC-V嵌入式处理器浮点运算的需求,设计了一种由浮点加法器和浮点乘法器构成的浮点单元(FPU),其中浮点乘法器提出了新型的Wallace树压缩结构,提高了压缩速率。在“蜂鸟E203”处理器中,完成浮点指令的译码模块与派遣模块的设计,实现FPU模块的移植。基于Simc180 nm工艺,使用Sysnopsys公司的Design Compile、VCS工具对FPU进行功能验证和综合,仿真结果表明,浮点加法器的关键路径延时为10.17 ns,相比于串行浮点加法器延时缩短23%,浮点乘法器的压缩结构关键路径延时为0.27 ns,相比传统Wallace树压缩延时缩短10%,移植前后的FPU运算结果一致。

RISC-V模型机汇编语言程序开发环境设计及教学应用

在微机原理教学中,利用模型CPU比基于具体型号CPU开展教学具有指令集可灵活设置,通用性强等优势。RISC-V架构是一个年轻且精简高效的开放指令集架构,非常适合于微机原理教学,然而目前微机原理教学中缺乏与RISC-V架构的模型机配合使用的汇编语言程序设计集成开发环境,无法实现模型机的机器码生成与分析。本文提出了一种RISC-V模型机汇编器设计方案,实现了RISC-V汇编语言程序设计集成开发环境,它具有源程序输入、编辑、汇编、调试、仿真等功能,能够生成RISC-V模型机上可执行的机器码文件,帮助学生更好地理解CPU的功能与结构,掌握微机接口设计等课程内容,也有利于激发学生基于开源架构设计和实现模型CPU的创新意识。

香山开源高性能RISC-V处理器设计与实现

近年来以RISC-V为代表的开源指令集引领了开源处理器的设计潮流.然而,目前国内外的开源处理器性能尚未满足学术界和工业界的需求.为填补空白,香山处理器项目启动.香山是一款开源高性能RISC-V处理器,采用6发射超标量乱序执行设计,目前在著名开源项目托管平台GitHub上获得超过3200个星标(Star),形成超过400个分支(Fork),成为国际上最热门的开源硬件项目之一,得到国内外企业和研究者的积极支持.香山处理器在近两年时间中历经两代版本演进,第一代“雁栖湖”微架构已经成功流片,回片性能符合预期;第二代“南湖”微架构已进入最后的优化迭代阶段,即将投片,据已知消息,其仿真评估性能在当前开源处理器中排名第一.主要讨论香山前两代微架构的实现细节与设计演进,并系统介绍开发香山过程中的各类挑战与经验.

基于SoC-FPGA的RISC-V处理器软硬件系统级平台

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核(SoC侧)之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率.