面向RISC-V的基础数学库实现

RISC-V指令集架构(Instruction Set Architecture,ISA)作为一种新兴的精简ISA,因免费、开源、自由等特点而得到快速发展.由于国内外对RISC-V的研究主要集中在硬件开发,软件生态相较于成熟ISA还很薄弱,实现一套RISC-V指令集高性能基础数学库可以进一步丰富RISC-V软件生态.本文基于自动化移植技术实现申威数学库到RISC-V的移植,为RISC-V指令架构提供首个使用向量指令优化的基础数学库系统.本文提出向量寄存器自动分支查表法与路径标记插入法,重点解决不同架构间寄存器映射过程中的寄存器复用问题,实现寄存器正确高效映射,并依据不同指令等价转换策略自动化移植数学函数69个.测试结果表明,RISC-V基础数学库函数可实现正确计算,最大误差为1.90ULP,函数性能平均为157.03节拍.

基于RISC-V的IOMMU设计

在半导体技术受到管控的背景下,实现芯片的完全自主可控已成为现今半导体技术发展的重点.由于RISC-V具有开源、应用广泛的特性,研究RISC-V架构对于我国微处理器的自主可控具有重要研究意义.在微处理器系统中,由于物理资源的有限性和直接访问存储可能潜在危害,DMA访问I/O设备时将会受到诸多限制,从而影响访问性能.目前主流的方法是通过将I/O事务虚拟化,可以很好地解决这一问题.本文首次提出了一种基于RISC-V的I/O虚拟化架构,极大地加速了I/O访问进程,仅花费几个时钟周期就可快速完成I/O设备对内存的DMA请求.本设计将来可以作为IP,集成到RISC-V架构的处理器中,加速I/O设备对内存的访问.

基于RISC-V的超标量处理器的ROB压缩方法

RISC-V指令集具有灵活可扩展的优势,向量扩展是其扩展指令集之一。在实现向量扩展时需要将向量指令拆分成多条微指令,如果每条微指令都占用一项重排序缓存(ROB),会存在一定的信息冗余,并且会减少CPU中并行执行的指令(in-flight指令)数量,影响处理器性能。基于指令与微指令在ROB中的存储解耦方法,使用一个新的队列(RAB)存储每条微指令的目的寄存器的重命名映射关系等信息,每项ROB只存储其对应指令拆分的微指令的公共信息,ROB与RAB分别控制指令与微指令的提交与回滚,减少了存储信息冗余,缓解了由向量指令拆分的微指令过多导致的in-flight指令数量减少问题。在上述方法的基础上,同时实现了标量指令的ROB压缩,在ROB项数不变的情况下,增加了in-flight指令的最大数量。最终的仿真结果表明,此方法有效提高了处理器性能。

RISC-V特权架构配置的硬件实现影响研究

RISC-V指令集的模块化设计,能够适用于从低功耗设备到高性能处理器等多个领域.RISC-V特权架构涵盖了系统中除非特权指令集以外的所有内容,包括特权指令以及运行操作系统和连接外部设备所需的附加功能.基于特权架构,分为32位和64位两类,涵盖特权等级、异常处理、物理内存保护、基于页面的虚拟内存和性能计数器等模块的32种配置,探索特权架构配置在不同应用场景下对功能和硬件资源开销的影响.在实现方式上,采用参数化配置来选择系统的特权架构.实验结果表明,根据配置的特权架构不同,在采用相同非特权体系结构的情况下,最多会有28.63%的面积和40.83%的功耗差异.

映射字典导向的64位ARM到RISC-V汇编翻译

RISC-V是一个新兴开放的精简指令集架构,采用模块化设计,具有精简、可靠且支持多平台的优点.RISC-V指令集架构的推广需要其软件生态的支撑,但目前RISC-V的软件生态还不够丰富,亟需建设,软件生态建设过程中需要将其他架构的软件向RISC-V架构迁移适配,现有的ARM到RISC-V汇编迁移辅助工具还不够成熟,存在寄存器使用错误、程序分支控制错误等诸多问题.因此,本文设计和实现了一个64位ARM到RISC-V的汇编翻译工具,通过设计指令映射字典将指令映射关系与工具的其他模块松耦合,实现了工具的高拓展性;根据两种架构的应用二进制接口差异设计了寄存器映射字典,充分利用了RISC-V的寄存器与内存资源.与现有工具相比,本工具更易拓展,并且支持更多指令类型.

面向RISC-V适配开发的x86 built-in函数转换方法

新兴架构RISC-V的生态建设需要将其他架构函数或软件包向RISC-V架构迁移适配。在研究GCC特定架构适配的built-in函数向RISC-V架构迁移时,提出一套x86到RISC-V的built-in函数转换方法,对于非扩展指令集(属非向量类型)built-in函数,采用RISC-V架构下相同功能的built-in或标准库函数替代;对于SSE扩展指令集built-in函数,建立数据类型映射和向量函数操作映射实现向RISC-V架构向量扩展函数或标准库函数的迁移,其中RVV函数迁移方式占比67%。实验结果表明:方法迁移的程序功能正确,方法有效。本文方法对其他扩展指令集built-in函数的迁移提供了指导,且与现有工作相比,更易扩展、覆盖面更广。

基于RISC-V指令扩展方式的国密算法SM2、SM3和SM4的高效实现

基于指令扩展的密码算法实现是兼顾性能和面积的轻量级实现方式,特别适用于日益普及的物联网设备.SM2、SM3和SM4等国密算法有利于提高自主可控设备的安全性,但针对这些算法进行指令扩展的相关研究还不够充分.RISC-V由于其开源、简洁及可扩展等优点已成为业界最流行的指令集架构之一,本文主要基于国产开源RISC-V处理器对国密算法SM2、SM3和SM4进行指令扩展和高效实现.本文基于软硬件协同的理念提出总体指令的扩展方案.对相关密码算法进行深入分析和方案对比,分别设计了硬件单元,提出高效的实现方式.设计实现的协处理器具有2级流水线结构,顺序派遣、乱序执行和顺序写回的指令执行模式,以及独立内存访问单元和大位宽寄存器.协处理器统一接管了密码算法的部分控制逻辑,降低硬件资源消耗.实验结果表明,本文设计的密码协处理器硬件结构精简,资源利用率高.SM2、SM3和SM4算法占用资源少,但执行速率相比纯硬件有一定程度下降,资源面积和花费时间的乘积与其他相关文献相比有不同程度的优势.

SeChain:基于国密算法的RISC-V安全启动机制设计与实现

开源RISC-V指令集为我国建立自主可控物联网生态提供了重大机遇.然而,物联网设备通常缺乏硬件加固措施,容易遭受物理级的固件篡改攻击,因此保障固件完整性以提高设备安全性至关重要.为此,已有基于安全启动技术的初步探索,但仍存在3个问题:1)传统软件信任根难以保证物理级可靠性;2)主流硬件级安全启动技术被国际芯片厂商掌握,技术未公开且不支持国密算法,无法保证安全自主可控;3)已有基于RISC-V CPU的安全启动研究缺乏对上层固件的校验机制.为解决上述3个问题,首次设计并实现基于国密SM9算法的RISC-V安全启动机制——SeChain.具体而言:1)在RISC-V SoC内部增加了签名计算单元(signature calculation unit,SCU),实现密钥对生成与签名;2)增加了密钥验证单元(key verification unit,KVU),实现验证算法的片内执行及固件完整性验证;3)设计实现基于验证引导的多级安全启动机制,从不可篡改的硬件信任根出发,逐级完成引导程序的完整性校验.基于上述设计,SeChain实现了信任根的不可篡改和安全可信,构造了一个可信的安全启动链,基于国密SM9算法为设备的安全启动和可信执行提供可靠保障.为了验证SeChain的有效性、高效性和可靠性,基于VexRiscv CPU在FPGA硬件平台完成了SeChain仿真验证实验.实验结果表明,SeChain能够有效抵御各类固件篡改攻击,并能对抗信任根攻击,且平均额外时间开销不超过6.47 s.SeChain适用于资源受限的IoT设备,在满足安全可信启动的同时,能为国产RISC-V生态的安全自主可控提供有力保障.

基于轻量级的RISC-V异构处理器的安全模型研究

面对物联网的快速发展,需要低延时、高性能的处理器来实现关键数据的传输和保护,同时要提高处理器的硬件安全,减少非法用户对处理器的攻击。结合当前开源第五代精简指令集(Reduced Instruction Set Computing-Five,RISC-V)处理器架构优点,与现场可编程门阵列(Field Programmable Gate Array,FPGA)相结合,设计了异构处理器,提出了基于密码的安全启动模型。首先,细化RISC-V异构处理器的体系结构,设计轻量级密码启动安全模型TrustZone,实现处理器性能与安全的平衡,并结合FPGA的优点,实现定制化的专用协议与业务通信。其次,提出当前RISC-V异构处理器可实现的便捷途径,并基于此进行模型搭建和测试验证。验证结果表明,虽然采用TrustZone安全度量后处理器启动时间有所增加,但针对轻量级的处理器应用场景,在增强处理器安全的前提下,该启动时间开销是可以接受的。

基于RISC-V的UHF RFID标签数字基带设计

射频识别技术(Radio Frequency Identification,RFID)是通过发射和接收射频信号的方式来对目标对象进行识别,并由此获取目标对象的相关参数的技术。随着UHF RFID技术被应用于越来越多的领域,为了能够更加快速地适应各种应用需求,论文将UHF RFID标签数字基带以SOC的形式实现。在整个数字基带设计中,标签的物理链路层通过硬件实现,包括FM0/Miller编码模块,PIE解码模块、CRC编码/校验模块等。同时,标签识别层通过使用开源RISC-V内核蜂鸟E203和部分硬件设计共同完成。经过验证,论文设计能够在FPGA上成功运行并符合ISO/IEC_18000-6C协议[1]中规定的通信流程。

基于RISC-V内核的UHF RFID阅读器SoC设计

为降低RFID阅读器产品设计的难度和结构复杂度,设计一款符合ISO/IEC 18000-6C协议的RFID阅读器SoC。系统用硬件实现协议中对于阅读器要求的脉冲间隔码模块、循环冗余编码/校验模块、FM0码/Miller码解码模块等。(有歧义)选用开源RISC-V内核蜂鸟E203提供控制和用户可编程空间。编写基于FreeRTOS实时嵌入式操作系统的SoC配套软件。经过测试,该设计能够在FPGA芯片内正常运行,实现符合协议对阅读器通信要求的相关操作,能够支持二次开发实现除RFID通信外的其它操作。

基于RISC-V和可重构智能加速核的异构SoC系统设计

提出了可重构智能加速核架构,并设计了可重构激活函数乘累加单元(ACT-MAC),旨在提高低功耗约束下的运算资源利用率。加速核基于ACT-MAC设计了可重构计算阵列,支持卷积、池化、长短期记忆网络(LSTM)及激活函数等算法的硬件加速。加速核采用乒乓流水线设计,优化了存储分配,显著提升了数据处理效率。该加速核通过协处理器指令拓展(NICE)接口与开源RISC-V处理器集成,形成了完整的片上系统(So C)。该设计在Nexys Video可编程逻辑门阵列(FPGA)中实现了芯片原型,并在其上部署了LeNet、VGG16和LSTM网络,展示了该So C原型芯片在图像分类和语义识别等领域的应用潜力。与最近的工作相比,该设计在提升数字信号处理(DSP)效率并维持高能效比的同时,支持多种人工智能算法的硬件加速,展现了在嵌入式应用场景中的广阔应用前景。

基于RISC-V的APLIC的设计

现有RISC-V不能同时接收来自一般外设的线中断和PCIe设备的MSI中断,且在响应中断时需频繁切换HART的特权模式而导致效率下降。文章基于AIA高级中断架构规范,首次完整设计了一款APLIC,可直接替换现有PLIC,降低软件复杂度,有效提升HART工作效率和系统稳定性,扩展软件测试等功能,并且可以通过将线中断转换成MSI中断,配合IMSIC同时实现线中断和MSI中断。

基于QEMU的RISC-V程序性能分析

开源指令集规范RISC-V具有模块化、高可定制的特点,可根据特定应用或需求定制指令集,从而优化性能、节约能耗,提高芯片的应用适配性。为了分析目标场景的需求以优化指令集设计,往往需要基于模拟器深入分析目标应用的特点。为此,本文面向RISC-V,提出了一种基于QEMU模拟器的程序性能分析技术,以动态二进制插桩的方式收集程序的运行信息,并结合调试信息进行基本块级和函数级的热点标注。相比于传统的性能分析技术(如Gprof等),本技术具有以下优势:一是不受硬件平台和操作系统的限制,适用于早期的指令集设计阶段;二是考虑了模拟器与真实芯片之间执行指令的差异,引入指令预估代价模型对结果进行修正。此外,本文提出的性能分析技术也可用于指导程序性能优化以及编译优化等。

基于RISC-V的MSI硬件辅助中断虚拟化设计

当前的RISC-V外部中断控制器PLIC无法直接处理MSI,在虚拟化环境下中断处理效率相对较低。基于RISC-V AIA协议,首次提出了一种RISC-V架构下MSI硬件辅助中断虚拟化设计。该设计可作为独立模块集成到RISC-V架构的处理器中,直接接收处理MSI。相较于PLIC,此设计具有更短的中断响应时间。并且在虚拟化场景下,相较于软件实现所需的数千个时钟周期,硬件辅助的中断虚拟化方案仅需6个时钟周期即可完成MSI的重映射,显著提升了MSI虚拟化的处理效率。

基于蜂鸟 E203 RISC-V 处理器的手写数字识别系统设计

手写数字识别是计算机视觉领域的一个经典问题,在车牌识别、光学字符识别等领域有重要作用。在嵌入式设备中部署高性能的手写数字识别系统,由于受到ARM和X86架构的约束,其系统的算力、成本、功耗等指标均不理想。RISC-V架构具有开源、精简、扩展性强和指令编码规整等优势,近年在业内备受好评。对开源的蜂鸟E203 RISC-V处理器进行优化,并加入卷积神经网络协处理器单元完成对手写数字的识别。测试结果表明,在系统工作频率为25 MHz时,采用蜂鸟E203 RISC-V处理器设计的卷积神经网络协处理器在进行手写数字识别时,平均识别耗时1 ms,处理视频流数据平均帧数在912帧,正确率为98%,证实了本系统的可行性,体现了RISC-V对比ARM以及X86架构处理器的优越性。

RISC-V标量处理器的应用与优化分析

阐述基于RISC-V指令集架构的特点,设计一款支持RV64IM指令子集的处理器核。首先,分析流水线对处理器性能的影响,使用五级流水线以提升处理器的吞吐率。其次,使用分支预测模块及Cache缓存模块对处理器性能进行优化。最后,使用FPGA验证处理器设计,在50MHz时钟下,CoreMark跑分为2.86/MHz。

基于系统级封装的RISC-V电路设计与实现

为满足电子系统在性能、功耗、体积、重量和国产化等方面的需求,设计了一款基于系统级封装技术的RISC-V电路。该电路以采用自主指令集架构和国内工艺的处理器为核心,并集成了国产外围电路,实现了一款完全自主创新的、具备常用控制与通信接口的微系统电路。经过测试与验证,该电路各项功能和性能均达到设计指标,有效地提高了功能密度,很好地满足了电子系统在小型化、轻量化和低功耗等方面的需求。

基于RISC-V的硬件管理控制器设计

随着云计算、大数据等先进计算产业的发展,基于硬件的管理模式实现智能化管理具有重要意义。基于RISC-V核心设计实现一种硬件管理控制芯片,利用网络通信工具,实现对应用系统的有效管理。基于UVM验证方法学构建验证平台进行仿真验证,基于FPGA构建芯片原型验证平台与上位机进行协同验证与稳定性测试。物理设计采用40 nm工艺,设计频率为250 MHz。

五级流水线RISC-V微处理器的研究与设计

针对嵌入式领域低开销、高性能的应用需求,设计一种基于RISC-V开源指令集架构的32 bit微处理器。采用顺序发射、顺序执行、乱序写回的五级流水线结构,实现了整型和乘除法指令集模块组合。为了应对流水线冲突,处理器采用动态分支预测技术,设计数据相关性控制和乱序写回机制。使用Verilog进行设计并采用先进高性能总线(AHB)和高级外围总线(APB)为互联总线协议构建片上系统(SoC)。在仿真环境下通过编写RV32IM汇编指令测试程序,完成对处理器逻辑功能的验证。在Vivado综合工具下添加时序约束和物理约束条件后,对处理器代码进行逻辑综合并分析处理器硬件资源利用情况,最后将综合生成的码流文件下载到Xilinx Artix-7(XC7A200T-2FBG484I)现场可编程门阵列(FPGA)开发板中并以50 MHz的主频运行CoreMark程序,CoreMark跑分达到3.25 CoreMark/MHz。实验结果表明,处理器性能跑分与ARM Cortex-M3系列处理器基本持平,在各项技术对比指标相同的前提下,所设计的处理器跑分均优于RISC-V处理器对比项。所设计的处理器逻辑功能正确,使用较低的硬件开销,取得相对较高的性能指标,适用于成本受限的高性能嵌入式应用领域。