基于RISC-V向量指令集的内嵌汇编函数设计与实现

RISC-V作为一种新兴的开源指令集架构,其基于RSIC-V向量指令集的算法函数尚未形成标准。在实际应用中,基于RSIC-V向量指令集的内嵌汇编函数的开发仍在发展阶段。本文以欧拉公式为算例,实现算法从ARM NEON指令集到RSIC-V向量指令集的移植,完成相关内嵌汇编函数的设计。该算法在相应的处理器平台上进行测试,结果显示基于RSIC-V向量指令集的算法效率得到显著提高。

RISC-V向量指令集的Yolov3移植优化

为研究SIMD在嵌入式领域中对处理器性能的提升效果,选择一种并行化程度较高的图像处理算法Yolov3进行SIMD向量化移植。根据开源指令集RISC-V扩展指令集中的V(Vector)指令集修改Yolov3算法的代码,将其部署到优矽科技自研的WH64处理器的VPU(Vector Processor Unit)中验证;结合Amdahl定律和Yolov3自测程序评估SIMD算法提升的性能。实验结果表明,在Xilinx的Kintex7板上以50 MHz主频运行,在向量化算法占比90%以上时,SIMD处理过后的代码程序达到了标量计算2.25x的加速比。

RISC-V向量指令集的Compute Library函数库移植

ARM Compute Library是一类针对ARM Cortex-A系列CPU处理器和ARM Mali系列GPU特定优化的软件算法函数库,内部实现了卷积滤波器、卷积神经网络等算法,并且使用Cortex-A CPU NEON、Mali GPU的SIMD技术加速算法运行。RISC-V指令集作为一种开源的指令集,目前发布了相对稳定的SIMD指令集版本,并且C-SKY开源了支持v0.7.1 intrinsics的GCC和QEMU。在这些基础上,本文尝试将ARM Compute Library函数库移植至支持RISC V向量指令集,其中函数移植的核心思想是在不修改源文件的前提下,通过编写一个头文件,用宏定义把ARM NEON向量类型接口逐一替换成RISC-V intrinsics中定义的向量类型和向量函数接口。

基于RISC-V架构的向量指令集和通信扩展指令集在5G Redcap基带处理器中的开发和应用

一、引言(一)研究背景RISC-V是一种基于精简指令集计算机(RISC)原理的开源指令集架构(ISA),被定义为一个基础指令集和若干可选扩展指令集的组合。向量指令集是RISC-V指令集中的一个重要组成部分,它提供了一种高效处理大量数据的方式。5GRedcap基带处理器是为了满足特定应用需求而设计的“轻量化”5G蜂窝物联网技术。其主要特性包括降低设备能力、精简设备功能以及降低设备复杂度,从而达到节约成本、缩小尺寸、降低功耗和延长寿命等目标。

应用级兼容RISC-V的混合指令集处理器

指令集架构的改变会导致处理器硬件平台发生变化,面向旧硬件平台编译的二进制应用程序将无法在新的硬件平台上继续运行。提出了一种应用级兼容多种指令集的混合指令集架构,基于该混合指令集架构的处理器可原生运行多种指令集的应用,能有效避免程序开发移植的重复工作或二进制翻译执行的性能损失。在自主研发的一款处理器基础上实现了应用级兼容RISC-V的混合指令集处理器。与单一指令集相比,应用级支持2种指令集带来的硬件开销仅增加了0.45%。FPGA原型系统成功启动了面向混合指令集架构移植的操作系统,并能正确运行2种指令集的应用,验证了混合指令集架构思想的可行性。RISC-V指令集下,Coremark性能为5.58/MHz,SPECint2006的性能为8.44/GHz,SPECfp2006的性能为10.75/GHz。

RISC-V指令集子集RV32I的译码电路设计与优化

面向RISC-V处理器五级流水线数据通路,设计了基于FPGA的RISC-V指令集子集RV32I的指令译码电路。电路分为主译码电路和程序计数器输入选择(PCSel)译码电路,使用Verilog HDL编程设计,并进行了系列优化:使用时序约束工具分析时序状态,设定约束后对电路进行综合,降低电路延迟;利用无关项化简组合逻辑,减少模块输入输出项,减少电路级联;构建独立的32位串并行数值比较器;插入流水线,提高电路工作频率。电路基于FPGA芯片CycloneⅣEP4CE6F17C6进行设计,使用Quartus Prime 17.1对电路进行仿真,仿真结果表明:在Slow 1200 m V 85℃条件下,指令译码电路达到295.6 MHz的工作频率,相比同类设计具有高速和低资源消耗的特点。

支持RISC-V向量指令的汇编器设计与实现

向量运算可以有效提高计算机的运算效率,减少不必要的硬件开销,随着CPU运算能力的提升和寄存器位数扩展等硬件的进一步发展,向量运算成为实际芯片架构设计中最常用的提高处理器性能的技术。受到业界广泛关注的RISC-V体系结构也借助向量技术提高性能,但目前开源版本的RISC-V汇编器只支持标量指令程序,不支持向量指令的汇编。基于GNU的Binutils汇编器,设计并实现了支持RISC-V向量指令的汇编器,该汇编器可完成向量指令的汇编和反汇编工作,同时其扩展实现也可以为其他指令模块的扩展支持提供参考。

基于RISC-V指令集的处理器及其运行环境设计

【目的】针对国内RISC-V的开源处理器的研究使用5级流水线且加入64位扩展集的设计方案较少,大多数的设计方案仅考虑功能方面的实现,对于性能的优化略有不足。【方法】课题组设计了一款基于RISC-V指令集架构的处理器,搭建了相应的运行环境,将分支指令跳转的条件判断提前到译码阶段,降低延迟;利用数据旁路传播技术优化数据冒险问题;采用2位Booth算法及保留进位加法器搭建的华莱士树结构实现乘法指令;设计高速缓存的存储结构获得更快的访问速度;使用DPI-C机制实现处理器与运行环境的交互。【结果】该设计最终完成的处理器以及运行环境成功运行并通过了C语言编写的RV641测试集的功能测试,此外通过运行性能测试程序CoreMark,得到CoreMark测试分数达到了3.38 CoreMark/MHz。【结论】设计的处理器性能优于国内其他开源的同级流水线的处理器,并且通过运行环境可以运行高级程序语言,处理器的开发和测试更加便利,达到了预期效果。

面向Cache优化的向量指令集设计与测评

为微处理器扩展向量指令集是提升现代微处理器性能的一种可行手段,然而传统向量指令对存储系统的访问表现出较差的局部性,因此难以与现代微处理器设计中广泛使用的Cache很好的结合。本文以优化Cache性能为目标,对传统向量指令集进行改造,提出了COV(Cache Optimized Vector Instruction Set)向量指令集,并以OpenRISC1200为平台,对该指令集进行了实现与测评,获得了约四倍的性能加速比。

基于RISC-V的嵌入式多指令集处理器设计及实现

软件生态是限制RISC-V指令集架构发展的主要因素之一.让RISC-V处理器可以直接运行ARM Thumb二进制代码能在一定程度上缓解其在嵌入式领域中的软件生态问题.本文基于二进制翻译,通过硬件支持ARM Thumb的标志位、分支指令、条件执行,在RISC-V处理器上以较低的面积和功耗开销实现了对ARM Thumb程序的支持并获得了较好的性能.通过运行Embench基准程序套件,该处理器翻译运行ARM Thumb程序的平均性能能够到达直接运行RISC-V程序性能的75.5%.相较于仅使用二进制翻译支持ARM Thumb,该处理器运行ARM Thumb程序的性能提升了3.1倍,面积开销则下降了7.8%.

基于RISC-V的卷积神经网络专用指令集处理器

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效。在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不同大小的输入数据,同时调整加速器的数据通路,对耗时操作进行单独或结合运算,以适应不同的轻量化网络。FPGA平台验证结果表明,该处理器在100 MHz工作频率下推理Squeeze Net网络,耗时约40.89 ms,功耗为1.966 W,较手机处理器单核计算速度更快,与AMD Ryzen7 3700X、NVIDIA RTX2070 Super和Qualcomm Snapdragon 835平台相比,其消耗资源少、功耗低,在性能功耗比上也具有优势。

面向RISC-V适配开发的x86 built-in函数转换方法

新兴架构RISC-V的生态建设需要将其他架构函数或软件包向RISC-V架构迁移适配。在研究GCC特定架构适配的built-in函数向RISC-V架构迁移时,提出一套x86到RISC-V的built-in函数转换方法,对于非扩展指令集(属非向量类型)built-in函数,采用RISC-V架构下相同功能的built-in或标准库函数替代;对于SSE扩展指令集built-in函数,建立数据类型映射和向量函数操作映射实现向RISC-V架构向量扩展函数或标准库函数的迁移,其中RVV函数迁移方式占比67%。实验结果表明:方法迁移的程序功能正确,方法有效。本文方法对其他扩展指令集built-in函数的迁移提供了指导,且与现有工作相比,更易扩展、覆盖面更广。

基于RISC-V指令集的超标量处理器设计

针对嵌入式设备对高性能处理器低功耗的需求,基于RISC-V指令集的标准,提出了一种顺序双发射的超标量处理器设计方法。处理器代号为Egret,采用九级流水线架构,支持RV32IMAFC指令集。经过UVM验证,Egret处理器Dhrystone性能可以达到1.76DMIPS/MHz,Coremark性能达到2.88Coremark/MHz,Whetstone性能达到0.86MWIPS/MHz。处理器在FPGA上能够稳定运行在100MHz。在SMIC 40nm LL工艺下,处理器频率为600MHz,面积为1mm2。

兼容ARM Thumb指令的多指令集处理器技术研究

随着处理器的快速发展,RISC-V的软件生态环境建设成为其在处理器市场中站稳脚跟的关键因素之一。二进制翻译是解决处理器二进制代码兼容性问题、为处理器生态环境建设获取时间成本的关键技术之一,但由于二进制翻译器难以以较低的功耗面积开销获得高效执行的二进制代码,使其无法广泛应用于嵌入式领域。针对二进制翻译器执行效率和功耗面积开销难以取得平衡的问题,采用硬件逻辑加速的方式处理ARMv7-M中条件执行指令、更新标志位指令以及桶形移位指令,并利用静态二进制翻译器对ARMv7-M程序进行IT Block分裂、地址重计算及指令映射后生成RISC-V二进制代码,以此支持ARMv7-M的各类指令。基于开源内核CV32E40P设计了一个支持ARMv7-M的处理器内核,结果表明,运行ARMv7-M程序的平均性能能够达到直接运行RISC-V程序性能的137%,与纯软件二进制翻译支持ARMv7-M相比,该处理器核运行ARMv7-M程序的性能提升了5.59倍。

基于RISC-V浮点指令集FPU的研究与设计

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。

面向RISC-V指令集架构处理器的代码压缩技术

针对嵌入式系统处理器代码量指数式增长带来的设计与验证难题,提出一种适用于RISC-V指令集架构处理器的Bitmask代码压缩技术.结合RISC-V指令集特点,设计了混合编码与分离字典相结合的Bitmask代码压缩算法;在不影响处理器结构和Cache工作机制的基础上,设计精简的硬件解压缩单元,减小了嵌入式系统处理器所需的程序内存空间.采用面向RISC-V指令集的混合编码压缩指令格式,减小原始指令码的码字长度,改善了代码压缩率;采用分离的两个字典结构,在不影响代码压缩率的前提下,减小了硬件解压缩延迟.结果表明,在RISC-V指令集架构上不增加过多硬件开销的情况下,代码压缩率平均为61.1%,大大减小了处理器所需的程序内存空间.

RISC-V指令集及其微控制处理器的开发应用

RISC-V指令集架构,通用、开放、免费,其形成的芯片或FPGA_SoC平台既具有Intel、Arm等常用微控制处理器的优势,又可以灵活应用、自主发展、打破技术垄断、促进高速无障碍发展。了解熟悉常用RISC-V_ISA芯片或FPGA_SoC平台,合理选择运用,恰到好处地进行嵌入式硬软件应用系统开发,是降低科技研发门槛、简化开发复杂程度、提升产品系统实时性和性价比的有效途径。

美国第五代精简指令集技术产业发展现状

第五代精简指令集(RISC-V)是一种基于计算机精简指令集原理的开源指令集架构,具有完全开源、架构简单、易于移植、模块化设计等特点。美国作为RISC-V发源地,其产业生态、商业模式、技术前沿和政府战略布局对我国发展开源硬件、实现芯片产业自主可控具有重要借鉴意义。

一种基于微处理单元的卷积加速指令扩展方案

在人工智能(AI)的浪潮中,边缘计算技术正通过物联网(IoT)设备实现其广泛的应用潜力。然而,成本限制对于微 控制器的性能提出了更高的要求,尤其是在执行卷积运算时,它们需要更高效的硬件支持,比如指令集的扩展。针对这一挑战,本文 提出了一种基于 RISC-V 架构的高性能指令集扩展方案。该方案通过位拼接扩展技术和对权重存储的优化,以及提出一种激活值 复用方案,显著提升了卷积神经网络在推理过程中的速度。这种优化不仅减少了数据传输的需要,还提高了数据吞吐量,从而加快 了卷积层的处理速度。集成本方案后的 E203 的面积仅增加了4.0%,功耗提升了17.6%,显示出了极高的能效比和成本效益。

基于RISC-V的图卷积神经网络加速器设计

图卷积神经网络GCN当前主要在PyTorch等深度学习框架上基于GPU实现加速。然而GCN的运算过程包含多层嵌套的矩阵乘法和数据访存操作,使用GPU虽然可以满足实时性需求,但是部署代价大、能效比低。为了提高GCN算法的计算性能并保持软件灵活性,提出一种基于RSIC-V SoC的定制GCN加速器,在蜂鸟E203的SoC平台中通过点积运算扩展指令和硬件加速器软硬件协同的方法实现了针对GCN的加速,通过神经网络参数分析确定了从浮点数到32位定点数的硬件量化方案。实验结果表明,在Cora数据集上运行GCN算法时,该加速器没有精度损失,速度最高提高了6.88倍。