基于RISC-V架构的向量指令集和通信扩展指令集在5G Redcap基带处理器中的开发和应用

一、引言(一)研究背景RISC-V是一种基于精简指令集计算机(RISC)原理的开源指令集架构(ISA),被定义为一个基础指令集和若干可选扩展指令集的组合。向量指令集是RISC-V指令集中的一个重要组成部分,它提供了一种高效处理大量数据的方式。5GRedcap基带处理器是为了满足特定应用需求而设计的“轻量化”5G蜂窝物联网技术。其主要特性包括降低设备能力、精简设备功能以及降低设备复杂度,从而达到节约成本、缩小尺寸、降低功耗和延长寿命等目标。

应用级兼容RISC-V的混合指令集处理器

指令集架构的改变会导致处理器硬件平台发生变化,面向旧硬件平台编译的二进制应用程序将无法在新的硬件平台上继续运行。提出了一种应用级兼容多种指令集的混合指令集架构,基于该混合指令集架构的处理器可原生运行多种指令集的应用,能有效避免程序开发移植的重复工作或二进制翻译执行的性能损失。在自主研发的一款处理器基础上实现了应用级兼容RISC-V的混合指令集处理器。与单一指令集相比,应用级支持2种指令集带来的硬件开销仅增加了0.45%。FPGA原型系统成功启动了面向混合指令集架构移植的操作系统,并能正确运行2种指令集的应用,验证了混合指令集架构思想的可行性。RISC-V指令集下,Coremark性能为5.58/MHz,SPECint2006的性能为8.44/GHz,SPECfp2006的性能为10.75/GHz。

基于RISC-V指令集的处理器及其运行环境设计

【目的】针对国内RISC-V的开源处理器的研究使用5级流水线且加入64位扩展集的设计方案较少,大多数的设计方案仅考虑功能方面的实现,对于性能的优化略有不足。【方法】课题组设计了一款基于RISC-V指令集架构的处理器,搭建了相应的运行环境,将分支指令跳转的条件判断提前到译码阶段,降低延迟;利用数据旁路传播技术优化数据冒险问题;采用2位Booth算法及保留进位加法器搭建的华莱士树结构实现乘法指令;设计高速缓存的存储结构获得更快的访问速度;使用DPI-C机制实现处理器与运行环境的交互。【结果】该设计最终完成的处理器以及运行环境成功运行并通过了C语言编写的RV641测试集的功能测试,此外通过运行性能测试程序CoreMark,得到CoreMark测试分数达到了3.38 CoreMark/MHz。【结论】设计的处理器性能优于国内其他开源的同级流水线的处理器,并且通过运行环境可以运行高级程序语言,处理器的开发和测试更加便利,达到了预期效果。

基于SoC-FPGA的RISC-V处理器软硬件系统级平台

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核(SoC侧)之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率.

兼容ARM Thumb指令的多指令集处理器技术研究

随着处理器的快速发展,RISC-V的软件生态环境建设成为其在处理器市场中站稳脚跟的关键因素之一。二进制翻译是解决处理器二进制代码兼容性问题、为处理器生态环境建设获取时间成本的关键技术之一,但由于二进制翻译器难以以较低的功耗面积开销获得高效执行的二进制代码,使其无法广泛应用于嵌入式领域。针对二进制翻译器执行效率和功耗面积开销难以取得平衡的问题,采用硬件逻辑加速的方式处理ARMv7-M中条件执行指令、更新标志位指令以及桶形移位指令,并利用静态二进制翻译器对ARMv7-M程序进行IT Block分裂、地址重计算及指令映射后生成RISC-V二进制代码,以此支持ARMv7-M的各类指令。基于开源内核CV32E40P设计了一个支持ARMv7-M的处理器内核,结果表明,运行ARMv7-M程序的平均性能能够达到直接运行RISC-V程序性能的137%,与纯软件二进制翻译支持ARMv7-M相比,该处理器核运行ARMv7-M程序的性能提升了5.59倍。

龙芯处理器商用密码指令集运算性能分析

文章介绍了龙芯处理器3A5000内置硬件加密模块,支持商用密码SM2/3/4,通过搭建测试环境,对龙芯3A5000处理器运算SM2/3/4算法的速度和吞吐量进行了测试,并与其他8款市面上主流的处理器进行了比较;对测试结果进行了分析,根据英特尔CPU的指令集机制进行了估算,与上一代处理器进行了对比,并对下一代处理器进行了展望。

基于RISC-V的嵌入式多指令集处理器设计及实现

软件生态是限制RISC-V指令集架构发展的主要因素之一.让RISC-V处理器可以直接运行ARM Thumb二进制代码能在一定程度上缓解其在嵌入式领域中的软件生态问题.本文基于二进制翻译,通过硬件支持ARM Thumb的标志位、分支指令、条件执行,在RISC-V处理器上以较低的面积和功耗开销实现了对ARM Thumb程序的支持并获得了较好的性能.通过运行Embench基准程序套件,该处理器翻译运行ARM Thumb程序的平均性能能够到达直接运行RISC-V程序性能的75.5%.相较于仅使用二进制翻译支持ARM Thumb,该处理器运行ARM Thumb程序的性能提升了3.1倍,面积开销则下降了7.8%.

多核堆栈处理器研究与设计

为满足日趋复杂的嵌入式环境对堆栈处理器和Forth技术的应用需求,在单核堆栈处理器模型研究的基础上,设计一种多核堆栈处理器模型。基于J1单核堆栈处理器模型,针对多核目标,增加计时器、中断等功能,形成新的L32单核堆栈处理器模型,并以该单核模型为内核,引入共享总线和十字开关互联方式的Wishbone总线、多端口存储器和面向多任务Forth系统的指令集,建立一种多核堆栈处理器模型L32-MC。利用该多核模型,在FPGA上实现4核和8核的L32-MC原型多核堆栈处理器。实验结果表明,4核和8核的L32-MC原型堆栈处理器满足高性能低功耗的多核处理器设计目标。

基于RISC-V的卷积神经网络专用指令集处理器

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效。在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不同大小的输入数据,同时调整加速器的数据通路,对耗时操作进行单独或结合运算,以适应不同的轻量化网络。FPGA平台验证结果表明,该处理器在100 MHz工作频率下推理Squeeze Net网络,耗时约40.89 ms,功耗为1.966 W,较手机处理器单核计算速度更快,与AMD Ryzen7 3700X、NVIDIA RTX2070 Super和Qualcomm Snapdragon 835平台相比,其消耗资源少、功耗低,在性能功耗比上也具有优势。

基于RISC-V指令集的超标量处理器设计

针对嵌入式设备对高性能处理器低功耗的需求,基于RISC-V指令集的标准,提出了一种顺序双发射的超标量处理器设计方法。处理器代号为Egret,采用九级流水线架构,支持RV32IMAFC指令集。经过UVM验证,Egret处理器Dhrystone性能可以达到1.76DMIPS/MHz,Coremark性能达到2.88Coremark/MHz,Whetstone性能达到0.86MWIPS/MHz。处理器在FPGA上能够稳定运行在100MHz。在SMIC 40nm LL工艺下,处理器频率为600MHz,面积为1mm2。

面向RISC-V指令集架构处理器的代码压缩技术

针对嵌入式系统处理器代码量指数式增长带来的设计与验证难题,提出一种适用于RISC-V指令集架构处理器的Bitmask代码压缩技术.结合RISC-V指令集特点,设计了混合编码与分离字典相结合的Bitmask代码压缩算法;在不影响处理器结构和Cache工作机制的基础上,设计精简的硬件解压缩单元,减小了嵌入式系统处理器所需的程序内存空间.采用面向RISC-V指令集的混合编码压缩指令格式,减小原始指令码的码字长度,改善了代码压缩率;采用分离的两个字典结构,在不影响代码压缩率的前提下,减小了硬件解压缩延迟.结果表明,在RISC-V指令集架构上不增加过多硬件开销的情况下,代码压缩率平均为61.1%,大大减小了处理器所需的程序内存空间.

RISC-V指令集及其微控制处理器的开发应用

RISC-V指令集架构,通用、开放、免费,其形成的芯片或FPGA_SoC平台既具有Intel、Arm等常用微控制处理器的优势,又可以灵活应用、自主发展、打破技术垄断、促进高速无障碍发展。了解熟悉常用RISC-V_ISA芯片或FPGA_SoC平台,合理选择运用,恰到好处地进行嵌入式硬软件应用系统开发,是降低科技研发门槛、简化开发复杂程度、提升产品系统实时性和性价比的有效途径。

消费级处理器中的生产力王者——AMD Zen 5锐龙99950X、9900X处理器首测

尽管锐龙79700X、锐龙59600X拥有突出的单核性能、优秀的游戏表现,但要满足视频转码、科学计算、图形渲染、商务办公需求,需多核性能强悍、支持先进指令集的处理器,因此在AMD的首发Zen 5处理器中包含了2款定位高端的旗舰处理器——16核心、32线程的锐龙99950X及12核心、24线程的锐龙99900X。在这些专业应用中,它们是否有优秀的表现,是否能与竞争对手的英特尔第14代酷睿旗舰处理器相匹敌呢?

基于指令集模拟器的处理器建模与验证

介绍处理器仿真建模技术以及指令集模拟器在其中的应用,讨论处理器ISA,MA模型建立以及指令精确、时钟精确的指令集模拟器实现方法,提出一种基于多线程技术的调试器集成方法,介绍指令集模拟器在一款密码专用微处理器开发过程中的具体应用方法。

一种面向多媒体和通信应用的处理器指令集及架构实现

提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并行度高等特点,提出了多条基于像素操作、向量操作和复数操作的DSP指令,并详细说明了实现这些指令的关键功能模块的电路实现方法.实验结果表明,在多媒体的插值、重建以及通信的滤波、FFT等算法上,采用本文提出的面对特定应用的指令集具有较明显的优势.流片测试结果证明该指令集架构可实现且有效.

专用指令集安全处理器设计与VLSI实现

专用指令集处理器(ASIP)结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒.

专用指令集处理器(ASIP)行为级设计方法研究

由专用指令集处理器(ASIP)构成的片上系统(SoC)具有高效、灵活等优点。有效的ASIP行为级设计方法对于SoC设计具有重大意义。该文对ASIP行为级设计方法进行研究,提出了一种基于体系结构描述语言(ADL)的ASIP行为级设计方法,并介绍了基于该方法的可视化ASIP行为级设计平台xptools。

专用指令集处理器(ASIP)系统级设计研究

嵌入式系统的应用多样性和设计时效性特征对专用指令集处理器(application specific instructure setprocessor,ASIP)体系结构设计提出了挑战。提出一种ASIP设计平台A2IDE,它将ASIP的系统级设计任务划分为指令集、流水线和微结构三个层次,并采用体系结构描述语言驱动软件工具集自动生成和各层次上的设计空间搜索。对A2IDE的特点、架构进行了描述,并通过实验初步证明了A2IDE平台的有效性。

面向专用指令集处理器设计的软硬件协同验证

为提高专用指令集处理器设计中的验证效率和覆盖率,将专用指令集处理器的寄存器传输级设计验证与汇编器、指令集模拟器等软件开发工具的测试相结合,提出一种软硬件协同验证方法。该方法按照覆盖率要求由软件自动产生测试程序和数据,将利用汇编器产生的机器指令输入到指令集模拟器和硬件仿真工具分别进行软硬件仿真,通过软硬件仿真结果自动比对得出联合验证结果。实践证明,该方法能够有效提高验证效率和覆盖率,缩短验证周期。

自定义指令集处理器及其工具链设计

针对一种可重构通信基带处理平台提出自定义的处理器指令集,对该指令集进行了编译器的移植和汇编器、连接器的设计,为该平台中的处理器建立了一套开发工具链,并进行了一系列测试.测试结果表明,本文提出的处理器指令集完全能够满足系统要求,建立的工具链能够生成高效的可执行代码.