网络处理器中RLDRAM控制器的实现

本文设计了一个高效的RLDRAM II SIO存储器控制器,该控制器针对网络处理器中IP分组缓存系统的存储特点进行了优化,将数据碎片、存储体冲突对带宽利用率的影响大大减小,该控制器实现后应用于THNPU-1网络处理器中,测试表明,设计的控制器将RLDRAM II SIO存储器的带宽利用率的最低点从50.8%提高到88.9%。

Altera Stratix V FPGA提供RLDRAM 3存储器支持

Altera公司发布了Stratix V系列FPGA，适用于支持Micron技术公司的下一代低延时DRAM（RLDRAM 3存储器）。Stratix V FPGA采用新的存储器体系结构，降低延时，高效实现最佳系统性能。Stratix V FPGA为网络设备生产商提供存储器接口解决方案，支持在互联网上迅速有效的传送视频、语音和数据。

Altera Stratix V FPGA提供RLDRAM 3存储器支持

Altera公司发布StratixV系列FPGA,适用于支持Micron技术公司的下一代低延时DRAM（RLDRAM3存储器）。Stratix V FPGA采用新的存储器体系结构,降低延时,

RLDRAM 3：内存

美光科技推出了第三代低延时DRAM，它是一种高带宽内存技术，能更有效的传输网络信息。

Memec与Xilinx和Infineon合作创建RLDRAM演示套件

科汇盈丰和科汇的设计工程部门MEMEC DESIGN宣布,为在基于FPGA的应用中用高速RLDRAM(低延迟动态随机存取内存)进行设计推出完整的解决方案。在盈丰美洲提供的MEMEC DESIGH RLDRAM演示平台中,包括1片Xilinx Virtex—ⅡFPGA、4片InfineonTechnologies的32位HYB18RL25632 RLDRAM芯片、

RLDRAM演示套件

目前科汇盈丰和科汇的设计工程部门Memec Design宣布,为在基于FPGA的应用中用高速RLDRAM(低延迟动态随机存取内存)进行设计推出完整的解决方案。在盈丰美洲提供的Memec Design RLDRAM演示平台中,包括1片XilinxVirtex-IITMFPGA、4片Infineon Technologies的32位HYB18RL25632 RLDRAM芯片、Memec Design RLDRAM控制器、工作频率200MHz DDR(每引脚每秒400兆位)的物理接口以及标准的P160接口。平台还包括一个模块已经预先编程的参考设计实例,可以直接进行设置和测试。

基于FPGA的IP碎片重组模块

为了更好地支持网络安全,IP碎片重组是IDS/IPS中一个必不可少的操作。由于采用软件实现IP碎片重组的速度很低,很难达到高速接口的线速处理要求,所以在高速IDS/IPS上应采用硬件处理的机制。本文实现了一个基于Altera FPGA的IP碎片重组模块,可解决IDS/IPS处理IP碎片重组遇到的性能瓶颈问题,同时提供了一种IP碎片攻击的预警机制,其特点是可以根据设备资源的使用情况,提供不同程度的警报信息。借助于QuatusII综合布线工具,经面向硬件电路的仿真验证,本文的方法可实现OC-48接口(2.5Gb/s)上线速分组的IP碎片重组,并具有硬件开销小,可扩展性好的特点。