基于ROM压缩算法的直接数字频率合成器设计

描述了基于ROM压缩算法的直接数字频率合成器(DDS)的特点和原理,有效地降低DDS的杂散,给出了一种用Altera CPLD器件(EPM1270T144C5)实现方案,同时给出了系统外围电路的设计方法及测试结果.

基于ROM结构的直接数字频率合成器ASIC设计

完成了一种基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer,DDS)的ASIC设计。其中累加器采用进位链和流水线相结合的方式,提高了工作频率的同时降低了资源占用率;ROM模块应用以正弦函数1/4波形对称性为基础,并结合Hutchison相交分离法的改进压缩算法,压缩率达到49倍,降低了芯片的功耗和面积。基于SMIC 0.18μm CMOS工艺库完成了后端物理设计和后仿真。该DDS功耗低,面积小,频率分辨率高,可作为高质量的信号源应用于4G移动通信中。