符合CCSDS标准的RS(255,223)码译码器的FPGA实现及其性能测试

RS(Reed-Solomon)码是差错控制领域中一种性能优异的非二进制分组循环码,由于它具有很强的随机错误和突发错误的纠错能力,被CCSDS,NASA,ESA等空间组织接受,广泛应用于深空探测中.本文采用改进的Berlekamp算法,用FPGA实现了符合CCSDS标准的RS(255,223)码译码器;介绍了该译码器的实现流程、性能测试方法和基于PCI总线接口的测试平台;给出了测试结果,并且对理论上RS(255,223)译码器的误码性能与实际测试的误码率结果进行了比较和分析.验证结果证明该译码器能工作在400Mbps以上的码率,使用FPGA资源180000门,译码效果与理论上译码效果一致.

CCSDS标准Turbo码编码器的FPGA设计与实现

Turbo码因其具有优异的编译码性能而成为国际空间数据咨询委员会(CCSDS)建议的卫星通信和深空通信编码标准。针对CCSDS标准Turbo码结构,设计了支持多码率、多帧长的优化编码器FPGA实现结构并在Altera StratixⅢ系列FPGA芯片上进行了验证,在资源占用很小的情况下达到了100 MHz以上的处理速率,该编码器已应用于某卫星上实现10 Mbit/s以上速率的数据编码。

基于FPGA的RS(255,223)编码器的设计

利用生成多项式系数的对称性,采用FPGA和VerilogHDL语言实现了RS(255,223)编码器。该编码器,可工作在170MHz频率以上。与已有的相同设计相比,该设计具有快速和占用硬件资源较少的特点。

基于FPGA的RS(255,223)译码器的设计

在Blahut提出ReedSolomon码时域译码算法的基础上,提出了一种时域RS(255,223)译码算法,并用FPGA和VerilogHDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及 FPGA和 VHDL的基本特点 ,并根据 RS编码器原理 ,按照自上而下的思想 ,利用 VHDL 在 FPGA芯片上实现了

FPGA内RS编码器的3种算法实现

RS码是一种纠错能力强、使用广泛的多进制循环码。首先介绍了RS编码器原理、有限域乘法器的实现方法以及设计实现的一般框图,然后以RS(204,188,8)码为例,给出了采用一般乘法器、常数乘法器和常数加法器的RS编码器的算法实现原理,并基于现场可编程门阵列FPGA给出了实现方法,根据设计实现的结果,分析了算法的优劣,最后得到了较优的设计方法。

基于FPGA的RS(31,23)编码器设计

Reed-Solomon(RS)码是一种重要的纠错码,它对随机性和突发性错误有极强的纠错能力,广泛应用于数字视频广播(DVB)系统和其它数字通信领域。给出了一种GF(25)域上的RS(31,23)编码器的实现算法,介绍了用现场可编程门阵列(FPGA)实现RS编码器的原理和过程,并给出了实现电路及其仿真的输出波形。

非系统RS(31,19)编译码算法研究与FPGA实现

针对战术数据链系统低时延数据传输需求,提出一种适用于数据链系统的信道编码方案—非系统缩短码RS(31,19)。本文从MS多项式的观点讨论了非系统RS码的编码和译码算法,并对缩短RS码的编译码算法进行了研究。最后在FPGAEP3SE110上采用了一种改进的BM算法,成功实现RS(31,19)编译码复杂算法,有效提高了译码速度,简化了数据链系统硬件设计。

CMMB系统中RS编码器的实现

RS码是目前最有效、应用最为广泛的差错控制编码方式之一.CMMB系统中采用RS码作为信道编码的外码,既可以纠正数据信号传输中的随机错误,又可以纠正由于噪声等造成的突发错误.本文在分析CMMB系统中RS码编码原理的基础上,设计了一种基于FPGA的RS编码器,并重点分析了其中能够实现高速运算,且结构简单的的乘法器.

RS(255,239)码编码器的设计与实现

分析研究了 RS码的编码原理 ,使用 MAX+PLUSII软件和 VHDL硬件描述语言 ,采用自顶向下设计方法设计 RS(2 5 5 ,2 3 9)码编码器 ,并装入一片到 Altera公司的 FPGA芯片 EP1 K3 0 TC1 44 - 3 ,而且就工作频率和器件面积问题对设计进行了改进 .