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Design and Implementation of Programmable RS Codec Module in Satellite Communication Modem 被引量:3
1
作者 邹翊 王华 匡镜明 《Journal of Beijing Institute of Technology》 EI CAS 2002年第4期350-354,共5页
In the study and implementation of a programmable RS codec module in satellite communication modem, FPGA is used as the kernel in the implementation, while some ASICs are used as necessary assistant measures. The modu... In the study and implementation of a programmable RS codec module in satellite communication modem, FPGA is used as the kernel in the implementation, while some ASICs are used as necessary assistant measures. The module includes the RS codec unit, the interleaver and deinterleaver unit, the scrambler and descrambler unit and the frame synchronization unit. The module is realized successfully and it can be programmed on-line to meet the requirements of IESS 308/309/310 including many specifications about different service types and data rates. With the implementation combining FPGA with ASICs, size of the circuit is much reduced, its flexibility dramatically increased, and its stability further strengthened. Furthermore, the module is based on the software radio concept and can be easily integrated into the whole satellite communication modem. 展开更多
关键词 rs codec INTERLEAVER FPGA software radio
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基于硬件复用的RS编码与译码体系结构 被引量:1
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作者 潘红兵 席泽敏 谭思炜 《海军工程大学学报》 CAS 北大核心 2014年第5期88-91,共4页
基于FPGA可重复配置原理,提出了一种硬件复用的RS码编码译码体系结构,用以解决传统RS码编译码器实现方式硬件资源消耗量大的问题。该编译码器中的可重构计算模块可根据配置信息改变逻辑电路结构,满足编码和译码过程中不同算法的计算需... 基于FPGA可重复配置原理,提出了一种硬件复用的RS码编码译码体系结构,用以解决传统RS码编译码器实现方式硬件资源消耗量大的问题。该编译码器中的可重构计算模块可根据配置信息改变逻辑电路结构,满足编码和译码过程中不同算法的计算需要。最后,采用VHDL实现了以上编译码器,并在Quartus II中进行了综合验证。结果表明:该编译码器能满足多种纠错能力的RS码编译码,通过硬件复用技术可提高硬件资源利用效率。 展开更多
关键词 硬件复用 FPGA rs编译码器
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高速率多模式RS编解码系统的设计与实现 被引量:2
3
作者 单宝堂 王廷豪 崔玉红 《国外电子测量技术》 2009年第3期73-77,共5页
为了提高国产卫星通信地球站调制解调器信道级联编解码工作数据速率,给出了一种兼容世界卫星通信地球站308/309/310标准(IESS-308/309/310)所有级联编解码技术参数要求的外码设计方法。对加解扰器、RS编解码器、交织解交织器以及同步系... 为了提高国产卫星通信地球站调制解调器信道级联编解码工作数据速率,给出了一种兼容世界卫星通信地球站308/309/310标准(IESS-308/309/310)所有级联编解码技术参数要求的外码设计方法。对加解扰器、RS编解码器、交织解交织器以及同步系统进行了设计与仿真,最高数据率可达50 Mbps。最后给出了系统部分最终测试结果。 展开更多
关键词 级联编解码 加扰 rs编码 交织 同步 FPGA
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基于FPGA的高速RS编解码器设计与实现 被引量:1
4
作者 顾艳丽 周洪敏 《通信与广播电视》 2008年第1期12-16,26,共6页
本文详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。... 本文详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。在资源占用允许的同时最大限度提高编解码速度。 展开更多
关键词 DVB rs编解码 FPGA 无逆的BM算法
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箭载“黑匣子”中的RS(255,239)编译码器
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作者 丁利琼 谭秋林 +1 位作者 张献生 康昊 《计算机测量与控制》 北大核心 2013年第12期3405-3407,3410,共4页
箭载"黑匣子"中包含火箭飞行过程中的一些外界环境参数和动态参数等一系列重要参数,可分析火箭飞行真实状态,然而当这些信号在通过信道传输时,不可避免地会受到干扰而出现信号失真,由此产生严重的错误,鉴于此,采用Xilinx公司... 箭载"黑匣子"中包含火箭飞行过程中的一些外界环境参数和动态参数等一系列重要参数,可分析火箭飞行真实状态,然而当这些信号在通过信道传输时,不可避免地会受到干扰而出现信号失真,由此产生严重的错误,鉴于此,采用Xilinx公司的Virtex-5系列FPGA实现了一种RS(255,239)编译码器;首先简要介绍RS编译码算法,选取改进的BM算法,并提出了一种流水线结构的译码器实现方案。在译码器复杂度和译码延时上作了折衷,降低了复杂度并提高了纠错能力;仿真结果表明,该编译码器具有很强的纠正突发和随机错误能力,可实现对在进行箭载黑匣子读写时产生的坏块数据纠检错,以达到提高存储系统的可靠性;与已有的该项设计相比,具有速度快和占用硬件资源少的特点。 展开更多
关键词 rs(255 239) BERLEKAMP-MASSEY算法 编译码器 黑匣子
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GF(2^n)上通用RS编译码器的一种软件实现方法
6
作者 王菊花 张国华 《空间电子技术》 2006年第3期39-44,共6页
采用有限域上多项式的乘法规则设计了一种通用乘法运算模块;以乘法模块为基础,实现了一种RS编译码软件解决方案。该方案可以适应GF(2n)域(n≤8)上不同域本原多项式、不同纠错能力的RS码,具有很强的通用性。所设计的通用RS编译码软件为... 采用有限域上多项式的乘法规则设计了一种通用乘法运算模块;以乘法模块为基础,实现了一种RS编译码软件解决方案。该方案可以适应GF(2n)域(n≤8)上不同域本原多项式、不同纠错能力的RS码,具有很强的通用性。所设计的通用RS编译码软件为算法开发、验证和硬件设计调试提供了一种有力的辅助手段。 展开更多
关键词 rs 编码 译码 通用化软件
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面积优化RS编解码器的VLSI设计
7
作者 尧勇仕 顾晓峰 于宗光 《微电子学》 CAS CSCD 北大核心 2008年第6期878-881,共4页
介绍了一种适用于数字电视广播视频(DVB)系统的面积优化RS(204,188)编解码器的VLSI设计。设计中,充分考虑DVB系统的特性,采用软硬件协调和优化的三级流水线结构,运用改进的Berlekamp-Massey迭代算法来实现,有效地缩小了RS编解码器的面积... 介绍了一种适用于数字电视广播视频(DVB)系统的面积优化RS(204,188)编解码器的VLSI设计。设计中,充分考虑DVB系统的特性,采用软硬件协调和优化的三级流水线结构,运用改进的Berlekamp-Massey迭代算法来实现,有效地缩小了RS编解码器的面积,适合应用于高清晰数字电视芯片。 展开更多
关键词 数字电视广播 面积优化 rs编解码器 BM迭代算法
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基于PLC的RS编解码器设计与实现 被引量:2
8
作者 曾鹏 张志宇 邓建晖 《智能计算机与应用》 2019年第2期51-53,共3页
RS(Reed-Solomon)编码广泛运用于通信和存储系统中,为保证电力线通信中的数据稳定可靠,文章研究了RS(255,239)的算法原理,给出了每一步骤的关键公式,并对编解码进行了功能仿真。仿真结果表明编码器设计正确,解码器最大纠错能力为8。
关键词 rs 编解码 Berlekamp Massey 算法 钱搜索
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基于DSP的Reed-Solomon编译码器的设计与实现 被引量:5
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作者 李志勇 徐韦峰 +2 位作者 周汀 丁晓兵 王涛 《微电子学》 CAS CSCD 北大核心 2000年第3期172-175,共4页
设计了一种在低码率条件下针对 Reed- Solomon编译码算法的专用处理器。该处理器基于 DSP结构 ,减小了芯片的面积和功耗。同时 ,它采用三级流水线结构 ,编写的软件和硬件在Altera的 FPGA上进行了实时验证。
关键词 编译码器 专用集成电路 数字信号处理
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面向空间辐照环境的星载高速数字接口芯片设计方法 被引量:1
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作者 邹家轩 于宗光 +2 位作者 魏敬和 陈珍海 李鹏伟 《西安交通大学学报》 EI CAS CSCD 北大核心 2020年第6期58-65,共8页
针对空间应用的高速串行接口芯片易受单粒子辐照而出现误码的问题,提出了一种面向空间辐照环境的星载高速数字接口芯片设计方法。首先,针对空间辐照诱发单比特错误导致高速串行接口传输出错问题,计算辐照时的高速串行接口误码率最劣值;... 针对空间应用的高速串行接口芯片易受单粒子辐照而出现误码的问题,提出了一种面向空间辐照环境的星载高速数字接口芯片设计方法。首先,针对空间辐照诱发单比特错误导致高速串行接口传输出错问题,计算辐照时的高速串行接口误码率最劣值;然后,通过误码率最劣值计算出辐照环境下高速串行接口无误码传输所需的增益;最后,采用叠加编码增益及辐照干扰的高速串行接口链路评价模型,计算出高速串行接口物理编码子层(PCS)中不同编码方式的编码增益,并评估编码增益对辐照降低高速串行接口误码率的补偿效果,根据补偿效果选择RS-8B/10B级联编码作为PCS编码。采用该高速数字接口芯片设计方法设计了一款速率为3.125 Gb/s的抗辐照高速串行接口芯片,其面积为4.84 mm^2,典型功耗为207 mW。单粒子辐照试验结果表明,对比传统设计方法,新的设计方法将芯片的单比特错误阈值提升了9 MeV·cm^2/mg。 展开更多
关键词 单粒子辐照 抗辐照加固 高速串行接口 rs编码 8B/10B编码
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光纤通信用高速级联码编解码器的设计
11
作者 胡立明 张沁 胡庆生 《光通信技术》 CSCD 北大核心 2011年第5期48-51,共4页
研究了满足ITUG.975.1协议规范的高速RS-BCH级联码编解码器的设计,其中包括并行编码器、8个RS解码器和8个并行度为8的BCH解码器。采用流水线和并行技术相结合的方法提高了速度。通过解关键方程模块的共享,节省了硬件资源,实现了速度与... 研究了满足ITUG.975.1协议规范的高速RS-BCH级联码编解码器的设计,其中包括并行编码器、8个RS解码器和8个并行度为8的BCH解码器。采用流水线和并行技术相结合的方法提高了速度。通过解关键方程模块的共享,节省了硬件资源,实现了速度与面积的良好折中。该编解码器已在Xilinx Vertex5 FPGA上实现,并进行了测试,结果表明能够在156MHz时钟频率下稳定工作,数据率可达10Gb/s。 展开更多
关键词 超强前向纠错 级联码 编解码器 rs BCH FPGA
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基于三态调制的电力线载波通信的研究
12
作者 尹建丰 胡生 柯熙政 《自动化与仪器仪表》 2009年第6期16-19,共4页
电力线是目前分布最广的有线网络,利用电力线网络进行通信实现自动抄表是电力企业迫切需求,但目前电力线载波通信的现状不能令人满意,针对电力线载波通信的现状,本文提出了一种基于三态脉冲位移相位调制的电力线载波通信的调制解调方式... 电力线是目前分布最广的有线网络,利用电力线网络进行通信实现自动抄表是电力企业迫切需求,但目前电力线载波通信的现状不能令人满意,针对电力线载波通信的现状,本文提出了一种基于三态脉冲位移相位调制的电力线载波通信的调制解调方式,利用RS编解码技术,通过信号检测算法的研究,实现了在相对恶劣环境下的电力线载波通信,并将软硬件开发设计完成的DEMO(实验样品)板进行了实验室模拟环境下的测试,由测试结果可知,此方案基本能满足电力载波抄表的要求,对目前电力线载波通信的研究有一定的参考价值。 展开更多
关键词 电力线载波 三态脉冲位移相位调制 rs编解码 信号检测算法 实验室模拟测试
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