一种面向超高速以太网的双模RS解码器设计

100 GB以上超高速以太网采用FEC(Forward Error Correction)技术来降低误码率,提升传输可靠性。针对目前以太网中RS(528,514)码和RS(544,514)码两种编解码规范并存,导致的FEC解码器结构冗杂、资源耗费严重、面积占用大等问题,文中将多模RS解码器的概念引入以太网FEC解码器设计,提出一种适用于100 GB及以上超高速以太网的双模RS解码器。通过对不同的编解码规范进行研究与分析,设计通用的SC、KES、CSEE模块并实现部分内存共享,采用并行设计与流水线处理来降低传输时延、提高吞吐量。在100 GB以太网中进行仿真实验,测试该双模解码器的功能完整性、资源开销以及功耗。结果表明,所设计的双模RS解码器能成功实现对两种FEC规范的解码,解码时延分别为93 ns,96 ns,相比于传统RS解码器,资源开销与功耗分别降低32.32%,17.34%。

HDTV中面积优化的RS解码器VLSI实现

提出了一种面积优化的Reed-Solomon(RS)解码器实现方法,其运用折叠结构来实现解码过程矢量运算的求解电路。该方法提高了解码器主要运算部件的复用率,缩减了其电路规模。基于TSMC0.25标准单元库的实现结果显示该文设计的解码器电路规模为约27000门,与同类设计相比规模最大可缩减39%,该设计已集成在一款符合DVB-C标准的HDTV信道解调芯片中并已通过实场测试。

基于时域算法面积优化的RS解码器VLSI设计

在分析RS解码算法的基础上,使用便于VLSI实现和流水线设计的矢量运算对该算法进行了全新的剖析和推演,并依据所采用矢量法则的运算特征提出一种面积优化的RS解码器体系结构.通过流水线、部件复用、折叠以及共享电路等设计,该体系结构大大提高了解码器主要运算部件的复用率,降低了电路复杂度,删减了冗余电路,缩减了电路规模.基于该体系结构设计的RS(204,188)解码器规模约为27,000门,与同类设计相比电路规模可降低39%,其已集成到一款HDTV信道调制解调芯片中并在实际中得到应用.

CMMB系统RS解码器设计与实现

设计并实现了一款基于伴随式计算、修正欧几里德算法、钱氏搜索和福尼算法的RS解码器.利用MAT-LAB进行了算法层的仿真,采用VCS、ISE和Design Compiler工具,对提出的RS解码器进行了功能验证、FPGA综合和ASIC综合.结果表明,设计所用门数接近业界最高水平.设计的RS解码器通过了CMMB系统测试,已经用于CMMB系统芯片集成.

一种改进控制逻辑的面积优化高速RS解码器

给出了一个完整的基于时域解码算法的 Reed- Solomon解码器流水结构。其中 ,用来计算错误位置多项式和错误估值多项式的改进欧几里德算法 (Modified Euclid Algorithm,MEA)模块 ,通过寄存器分组并行计算 ,大大提高了处理速度。同时 ,该设计优化了 MEA模块的控制逻辑 ,避免了寄存器组之间的物理交换 ,每一次迭代均可在固定的时钟周期内完成。此外 ,对解码器中 1 6个有限域常数乘法器进行了特别的门数优化 ,求错误值部分采用高效的比特并行求逆电路。该解码器适用于 HDTV等数字视频系统。

纠错纠删RS解码器的高速VLSI结构设计

在传统RS(Reed Solomon)解码器设计的基础上 ,增加一些功能模块 ,使它能够同时纠正错误和删除 .在设计过程中 ,采用比较规整的电路结构 ,实现了模块复用 ,同时降低了设计的复杂度 ;采用串行结构的多项式扩展模块 ,节省了电路面积 ,获得了运算的高速实现 .该设计应用于DVD伺服控制芯片中 ,达到了预期的性能要求 .

基于COFDM的高清视频无线传输系统的RS解码技术

编码正交频分复用(COFDM)是高清视频无线传输系统常用的技术之一,RS编解码技术在无线传输系统中有着至关重要的作用。针对以往使用现场可编程门阵列(FPGA)实现RS解码出现延迟及资源占用较大的问题,研究了改进BM算法,对FPGA的实现方式进行优化,以很小的资源占用将其处理速度提升了约2.5倍,有效提升了RS解码速度。

RS(239,255)解码器的FPGA实现

针对RS(Reed-Solomon)解码实现过程中速度受限、价格过高等问题,从RS码结构出发,阐述了一种基于FPGA(F iled Programm ing Gate Array)的RS(239,255)解码器的Verilog HDL(Hardware DescriptionLanguage)设计方法。简单介绍了RS码的基本原理,并根据RS解码中的时域解码原理,将伴随式计算算法、BM(Berlekamp-M assey)迭代算法、Ch ien搜索算法、Forney算法用Verilog语言描述,利用A ltear公司的开发软件Quartus II将上述算法模块进行编译得到各电路功能模块,并进行了仿真。使用现场可编程门阵列A ltera公司的ACEX1K系列芯片,设计实现了在FPGA上解码工作频率最高达到14 MHz的RS(239,255)的硬件解码器。

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度。

RS编解码在FPGA上的实现

RS码具有很强的纠随机错误和突发错误的能力,因而广泛应用于各种差错控制系统中。通过介绍一种用FPGA器件实现RS[204,188]编解码的简单可行的硬件实现方法,分析了其基本原理,给出了实现过程,这种编解码适用于HDTV等数字视频系统。

基于FPGA的高速RS编解码器设计与实现

本文详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。在资源占用允许的同时最大限度提高编解码速度。

RS编解码器在无线机车信号系统中的应用

介绍了Reed Solomon编解码器在铁路无线机车信号系统中的应用。利用XILINX公司的FoundationSeries 3 1i集成设计环境 ,设计了能纠正 1个符号错误的RS编解码器 。

基于FPGA的通用RS编解码器的VHDL设计方法

利用VHDL中的枚举和函数重载功能定义伽罗华域中的各种“+”,“-”,“×”,“÷”运算,并且自定义了BCH解码中用到的函数和数据结构,使得编写的程序更加接近理论上对RS码的描述,从而增加可读性,并且在程序调试时减少了工作量,提高了效率。仿真结果表明该方法具有容易实现的特点。

对偶基上改进CDPD系统RS编解码器的实现

以蜂窝数字分组数据系统(CDPD)中的RS(63,47)码为例,提出了一种建立在伽罗华域(GaloisFields)对偶基乘法器基础上的改进的Reed-Solomon编解码器。针对CDPD系统的特点,对乘法器、欧几里德算法进行改进,并且应用流水线设计来优化系统,从而提高了编解码速度和性能,节省了硬件资源。该设计不但完全满足CDPD系统的设计要求,而且电路结构便于超大规模集成电路(VLSI)的实现,具有广泛的适用范围。

基于RS编解码技术的Flash控制器SoC设计研究

在SoC设计中,通过基于RS编解码技术读写Flash存储器的数据可以降低Flash存储器失效的几率,从而能够降低硬件的消耗和提高解码的速率。

面积优化RS编解码器的VLSI设计

介绍了一种适用于数字电视广播视频(DVB)系统的面积优化RS(204,188)编解码器的VLSI设计。设计中,充分考虑DVB系统的特性,采用软硬件协调和优化的三级流水线结构,运用改进的Berlekamp-Massey迭代算法来实现,有效地缩小了RS编解码器的面积,适合应用于高清晰数字电视芯片。

保密通信中RS编解码的FPGA实现

RS码是一种纠错能力很强的多进制BCH码,能够纠正随机错误和突发错误,广泛应用于各种差错编码中。针对不同的码型,保密通信中的首选码型为RS(31,15)码。该文分析了这种编解码方法的基本原理以及编解码算法的运算步骤,并利用Verilog硬件描述语言在FPGA硬件平台上完成了编解码实现,验证了编解码的正确性,并使用流水线技术优化设计。

罗兰-C数据解调与解码技术研究

罗兰-C数据通信已经成为罗兰-C系统扩展应用的重要方向,BPL长波授时系统和"长河二号"系统相继采用"Eurofix"技术实现了通信导航一体化。在对罗兰-C数据调制编码方式——三态脉冲位移字平衡调制、RS(Read-Solomon)和CRC(cycli-cal redundancy check)编码技术研究的基础之上,提出了一种基于交叉相关检测的罗兰-C数据解调、解码方法,并从数据获取、解调判决准则、RS纠错解码和CRC循环校验等方面详细论述了罗兰-C数据解调与解码的具体方法和算法流程,解决了罗兰-C接收机数据信息接收的关键技术。

网络处理器信道解码协处理部件算法级低功耗技术研究

以网络处理器的RS(reed-solomon)信道解码协处理部件为研究对象,对传统的信道解码算法进行了低功耗改进并提出了新的LP-RSA算法.通过提前检测误码数的分布情况,该算法能够以尽快、尽少的运算完成求解.基于LP-RSA的解码协处理电路,可根据误码数的检测结果,控制不必要参与运算的电路模块进入休眠状态,节约大量电路翻转带来的功耗浪费.在相同实验条件下,基于LP-RSA的解码协处理部件较传统部件可获得约66.1%的低功耗收益.此外,其研究结果有助于网络处理器在低功耗通信领域的进一步推广和应用.

一种基于RS(24,20)的编译码器设计

介绍了一种基于RS(24,20)的编译码实现方案,分析了其设计原理,给出了具体实现过程,通过时序仿真表明,该译码器能实现最大的纠错能力,同时给出了一种具有普适作用的译码方案.