RTL综合中的格式判别

由于寄存器传输级 (RTL)行为描述可以精确地确定数字系统的操作 ,所以寄存器传输级综合成为当前EDA行业的主流设计方法 .实现从寄存器传输级行为描述到门级结构描述转换的 RTL 综合 ,是组合逻辑 /时序逻辑综合理论在 HDL(硬件描述语言 )上的具体应用 .设计寄存器传输级综合工具的基础是格式判别 ,即将行为描述中的组合逻辑与时序逻辑区分开来 ,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合 .在分析和总结寄存器传输级行为描述规律以及逻辑综合局限性的基础上 ,论述格式判别的必要性、可行性、有效性 ,提出一种易于实现的格式判别方法 .该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的内部格式 (多维体 ) ,将复杂的寄存器传输级行为描述分解为各个赋值语句组 ,根据赋值语句组中的各条赋值语句的条件判断此赋值语句组是组合逻辑还是时序逻辑 ,并生成不同层次、功能相对独立的 RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此 RT单元 ,从而在实现 RTL 综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用 .最后文中给出一些测试实例和结果分析 .通过测试实例和结果分析表明该文提出的方法不但有效地区分了组合逻辑和时序逻辑 ,而且由于通过对组合?

RTL综合系统设计中时序逻辑综合的实现方法

时序逻辑综合是 RTL综合系统设计中的一个重要部分。文章系统地论述了时序逻辑综合问题，在分析用户的 RTL描述形式的基础上，以具体算法的形式，提出基本时序逻辑电路描述综合的实现方法，同时对其它一些综合系统中未引用的复杂时序逻辑电路也提出了具体的综合实现方法。

RTL综合中变量赋值语句的综合方法

变量是 VHDL 语言中顺序语句的一个特征 .从分析变量的作用出发 ,论述 RTL 综合中变量赋值语句的综合方法及其相应依据 ;同时提出一种用于对变量赋值语句进行综合的数据结构——变量关联链表 (VAL) ,及以此数据结构为基础的变量赋值语句的综合方法 .最后给出采用

RTL综合中子程序的综合方法

本文论述了RTL综合系统中子程序综合方法 ,针对以赋值语句为核心的中间数据结构 ,采取嵌入方式或例示方式进行处理 ,然后进行格式判别、组合逻辑综合及时序逻辑综合 .文章给出具体综合算法 。

重用控制器综合技术实现RTL综合

讨论在 RTL综合中重用高级综合中控制器综合技术的可行性 .提出一种通过将RTL描述划分为时序逻辑与组合逻辑后 ,重用控制器综合中的组合逻辑综合和时序逻辑综合实现 RTL综合的方法 .此方法有效地利用了已有的成熟技术 ,为缩短

RTL综合中基本时序逻辑元件的综合方法研究

锁存器与触发器的综合是 RTL综合中时序逻辑综合子系统的主要研究问题之一 ,不同的 RTL时序电路描述综合出的元件各不相同 .文中从 VHDL 语言的 RTL 描述特征入手 ,研究了 RTL 综合中锁存器与触发器的综合方法 ,阐述了采用锁存器及触发器的各种不同情况 ,同时说明如何才能正确地区分锁存器及触发器 .

VHDL顺序语句的元件划分及其抽象电路结构的生成

讨论了RTL级VHDL顺序语句的语法、语义规则 ,以及功能元件、存储元件、通路元件的VHDL顺序语句的造型 ;并以if,case和赋值语句为核心 ,详细说明了if,case和赋值语句的语句结构树的生成算法 ,以及基于该语句结构树的VHDL顺序语句格式判别。