浮点数字信号处理器Data-RAM的RTL模型设计

提出了一种双精度浮点数字信号处理器Data-RAM的RTL模型设计方法.分析了Data-RAM的结构和访问机制,采用自顶向下的方法和VHDL语言,实现了Data-RAM的RTL模型设计并验证了其功能的正确性.该模型支持3地址独立进行数据存取,支持字节、半字、字的读写访问和双字的读访问.在访问地址不冲突的前提下,最大可以在同一时钟周期进行2次64 bit的读操作和1次32 bit读写操作.Data-RAM的RTL模型设计为门级和物理级的性能设计提供了参考.

基于RTL行为模型的测试产生及时延测试方法(英)

寄存器传输级(RTL)测试产生及时延测试是当今集成电路(IC)测试技术中亟待解决的问题和研究的热点.首先从IC逻辑测试的测试产生和IC时延测试方法这两个方面系统地综述了测试产生和时延测试领域迄今为止的主要研究成果.在RTL行为描述的测试产生方面,提出了新的RTL行为模型的描述方法:行为阶段聚类描述,并提出了基于聚类的测试产生技术.将这些技术集成到RTL级ATPG系统ATCLUB中,在提高测试产生效率及缩短测试长度方面效果显著.在IC时延测试方面,提出了一种新的可变双观测点的时延测试方法。基于该方法提出了新的时延故障诊断方法,实现和完善了可变双观测点的时延测试系统DTwDO.DTwDO提供了从时延测试到故障诊断等一系列测试工具,有效减少了测试通路数,提高了故障覆盖率,并有很高的故障定位成功率.

寄存器传输级间歇故障注入平台

超大规模集成电路进入深亚微米时代,晶体管特征尺寸缩小,栅氧化物变薄,门限电压降低,金属互联尺寸已减小到极限,导致处理器硬件故障易感性迅速攀升,迫切需要高效灵活的故障注入技术,对处理器系统可靠性进行验证评估。提出采用Verilog PLI框架实现故障注入仿真平台,对OpenSPARC T2处理器寄存器传输级模型实施故障注入,观察分析故障由结构级到达应用级的传播过程。量化分析了硬件故障对软硬件系统的影响程度,以及故障模型参数对系统影响的比较。

面向高性能计算的多通道交织存储架构设计

为解决雷达、电子对抗等高性能计算应用中的存储访问带宽瓶颈,文中设计了一种多通道交织的存储架构,通过存储通道间的地址交织映射和集中式调度器的拆分与重组,实现了多个物理存储通道的并发访问,成倍提高了访存带宽,并具有良好的可配置和可扩展特性。该设计充分利用市场现有成熟的单通道控制器技术,经济高效。为评估性能,以4通道存储系统为例,建立了周期精确的RTL模型及其仿真验证环境。测试结果显示,交织粒度在64 B^512 B内系统获得最优性能,该性能是目前广泛采用的独立多通道存储架构性能的约4倍。