基于安全风险的RTL级硬件木马验证研究

信息时代使得信息安全变得日益重要。攻击方为了获取想要的信息,除了使用软件方面的手段,如病毒、蠕虫、软件木马等,也使用硬件手段来威胁设备、系统和数据的安全,如在芯片中植入硬件木马等。如果将硬件木马植入信息处理的核心--处理器,那将风险更高、危害更大。然而,硬件木马位于信息系统底层核心的层面,难以被检测和发现出来。硬件木马是国内外学术界研究的热点课题,尤其是在设计阶段结合源代码的硬件木马检测问题,是新问题,也是有实际需要的问题。在上述背景下,围绕源代码中硬件木马的检测和验证展开了研究。基于硬件木马危害结果属性,在学术上提出基于安全风险的模型和验证规则,给出相应的描述形式,从理论上说明安全验证规则在减少验证盲目性、缩小可疑代码范围、提高评估效率的作用,实验表明,基于安全风险规则的验证,可以避免验证的盲目性和测试空间向量膨胀的问题,有效验证疑似硬件木马的存在和危害,对源代码安全评估是有一定效果的。

RTL级硬件木马问题研究

信息时代使得信息安全变得日益重要。信息安全可以分为两类:软件安全和硬件安全。攻击方为了获取想要的信息,除了使用软件方面的手段,如病毒、蠕虫、软件木马等,同样也使用硬件手段来威胁设备、系统和数据的安全,如在芯片中植入硬件木马等。如果将硬件木马植入信息处理的核心——处理器,那将风险更高、危害更大。然而,硬件木马位于信息系统底层核心的层面,难以被检测和发现出来。硬件木马是国内外学术界研究的热点课题,尤其是在设计阶段结合源代码的硬件木马检测问题,是新问题,也是有实际需要的问题。在上述背景并结合国内对芯片RTL源代码安全风险评估的实际需求展开了相关工作,围绕RTL源代码中硬件木马的问题展开了研究。主要贡献:针对RTL级硬件木马尚未在学术上给出一般属性的问题,给出硬件木马的属性描述形式,在形成硬件木马属性的基础上,以模块端口信号为源,提出了一种基于信号流向的多叉树分层递归搜索方法,实验结果表明,该方法对于依附在端口上的硬件木马的检测是有效的。

RTL级模拟矢量自动生成设计化简方法研究

提出一种Verilog程序切片算法 ,给出了该算法的正确性证明的理论框架 ;并利用提出的Verilog程序切片算法对VerilogRTL级设计进行化简 ,实现模拟矢量自动生成状态化简目的 实验结果表明 :该算法对状态化简效果非常明显 。

Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法 .由于Verilog HDL( Verilog Hardware Description L anguage)本身的特点 ,许多面向仿真的语句虽符合语法规则却是不能综合的 ,这在设计中必须加以避免 .同时讨论了如何写出 Verilog HDL可综合风格的 RTL( Register Transfer Level)

自动提取RTL级集成电路时序信息

文章以Verilog硬件描述语言描述的电路为研究对象,给出RTL级集成电路的静态时序深度和动态时序深度概念。从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系,并实现了信息的自动提取,从而为高层次测试生成、设计验证提供了方便。

基于指令分解的微处理器验证与RTL级错误定位

本文提出并实现了一种新的基于指令分解的微处理器验证与RTL级错误定位方法。该方法从指令集模拟器的模拟结果中将指令分解为功能单元上的操作序列,并且输入和输出数据。将该结果与RTL模型的模拟结果比较,使RTL级错误定位精确到功能单元级。相对于传统的方法,大大提高了效率。

基于RTL级硬件木马的检测方法

随着集成电路产业的飞速发展和产业布局的改变,交由第三方设计制造的芯片越来越流行,如何保证芯片设计安全成为了人们日益关注的问题.对此,以目前硬件木马检测的主要方法为背景,以AES木马为基准电路,从RTL级语言结构出发,依据perl语言强大的文本匹配能力,提出了一种基于Verilog IEEE标准的RTL级硬件木马的分析方法,以期从源头上保证硬件木马设计的安全性.

神经元计算芯片的VHDL算法级与RTL级模型的建立及模拟

本文针对神经元计算芯片的指令系统和体系结构，详细讨论了复杂电路的ＶＨＤＬ建模及模拟验证方法，分别给出了该芯片的算法级描述和ＲＴＬ级描述，并用相同的测试台对两级描述进行了模拟，验证了描述的正确性和功能的等价性．不难看出。

基于FPGA的便携心电智能诊断加速器及优化选芯方案

心电图(electrocardiogram,ECG)是诊断与心脏相关疾病的关键工具,可穿戴心电监护仪Holter是院外检测的重要手段,小型化、便携性、实时检测是优化方向。人工智能技术应用于包括心电诊断的各个领域,但存在参数量大、难于小型化、计算速度慢的问题,不满足便携心电监护仪的要求,而可编程逻辑门器件(Field-Programmable Gate Array,FPGA)有并行加速的特性。在AI智能算法硬件化的工程应用上,存在成本、速度、资源利用率的权衡,需要进行科学的芯片选型。开发了一种基于1D-CNN的、用于心电诊断的BeatNet,对于4分类的检测任务,该模型具有98.5%的分类准确率。在FPGA上实现BeatNet硬件化的实验,经测试在Altera公司的DE1-SoC开发板上部署RTL级硬件网络电路,最高频率为69 MHz,单个心拍诊断需要221个周期,总计算时间为3.31μs,满足实时标准。针对速度、功耗和成本指标评估了不同部署策略的性能,开发了一个选芯综合指数,可以在仅损失0.2%精度、5μs内完成单心拍的条件下,将FPGA计算芯片成本控制在200美元以内,满足高速度、低成本、低功耗的要求,对工程优化有实用价值。

RTL QA(quality assessment)

1 前言随着现代集成电路制造技术的高速发展,集成在一颗芯片上的晶体管的数目按照摩尔定律递增。百万门级的电路在实际的设计中出现得越来越多。IC设计者又将面临一个新的挑战:在这样大规模的设计中怎样保证RTL级代码的正确性?怎样做到代码的可复用性?怎样缩短整个设计的设计周期?光靠人力是很难完成这项工作的。

基于RTL综合策略的状态机优化方法

有限状态机及其设计技术是数字系统设计中的重要组成部分,是实现高效率、高可靠性逻辑控制的重要途径。良好的状态机的实现不仅与状态机的设计有关,而且与采用的综合策略密切相关。Synopsys公司的DesignCompiler(设计编译程序)提供了针对状态机的综合优化策略,文中叙述了基于RTL(寄存器传输级)综合策略的有限状态机优化方法。

基于FPGA的模糊控制器设计

模糊控制作为现代控制理论的一种重要方法,通常以软件编程的方式在算法级上实现.为了在RTL级上实现模糊控制,提出了一种以EP2C5为核心器件,通过VHDL语言实现二输入一输出模糊控制器的方法,并对模糊控制的主要流程进行分析,采用自顶向下、模块化的FPGA设计方法,在Quartus II平台上分别对模糊化、模糊推理、解模糊等模块以及顶层设计进行了仿真,最终将其结果与理论值进行对比,仿真结果表明它们之间的误差较小,在允许的误差范围内,验证了该方法的可行性和正确性.

SoC系统的低功耗设计

功耗问题正日益变成VLSI系统实现的一个限制因素。对便携式应用来说,其主要原因在于电池寿命,对固定应用则在于最高工作温度。由于电子系统设计的复杂度在日益提高,导致系统的功耗变得越来越重要,因此,低功耗设计技术应运而生。本文首先分析CMOS集成电路的功耗物理组成,得到其主要功耗成分。其次,以该主要功耗成分数学表达式为依据,突出实现SoC低功耗设计的各种级别层次的不同方法。

基于FPGA的电子鼻中Sigmoid函数分区间线性逼近实现

对表驱动线性逼近方法实现的sigmoid函数进行分析,在Matlab中对其仿真,得到误差曲线。该误差曲线在不同区间内误差相差较大,由此提出分区间线性逼近法实现sigmoid函数。不同区间采用不同的插值间隔,以尽量减少ROM资源的使用。经Matlab仿真,得到改进后的误差曲线,其最大误差未增大。最后在Quartus II中建立工程,调用Modlesim进行RTL仿真,证明该方法可行。

一种基于FPGA的仿效ADC的方法

提出了一种基于FPGA的通用的仿效ADC的方法,采用该方法在高精度ADC开发板尚未完成时,就能联合后续的数字处理板进行系统级测试,可以有效减少整个系统设计的开发及调试时间.该方法由VHDL编写RTL级代码设计实现,并以LM98640(ADC芯片型号)为例进行验证,仿效了含SPI配置接口的LM98640的测试模式的输出及其时序.基于某FPGA地面测试器项目开发板对仿效LM98640设计进行验证,实验结果表明,仿效LM98640的测试模式的输出及其时序与芯片手册完全一致.该方法同样可应用于含有与LM98640类似的ADC芯片的系统设计中.

System Verilog与Verilog描述状态机(FSM)之比较

由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL级有着广泛的应用。如何编写出高质量、易维护和可复用的RTL级代码,这既对硬件工程师提出了新的挑战,又对硬件描述语言的抽象层次、语义及语法也提出了更高的要求。本文详细描述了如何使用新的System Verilog来构建FSM的寄存器传输级(RTL)编码技术,并且将现存有效的RTL编码风格与新的增强的System Verilog编码风格进行比较,以显示System Verilog在构建FSM中的优势。

无界模型检验中融合电路信息的SAT算法研究

针对从电路转化而来的SAT问题,通用SAT求解器存在一个缺陷——电路互连信息的缺失,这是造成很多无关推导的根源.文中提出了一个统一的基于CNF数据结构的电路SAT无界模型检验框架.首先作者提出了定值子句的概念,利用这一概念可以在CNF结构中保存电路的互连信息,在搜索过程中更早地识别可满足解,减少不必要的搜索.其次,文中提出了在CNF结构上的状态变量赋值精简方法,摆脱了以往基于SAT的无界模型检验中这一步骤对门级电路结构的依赖.实验数据表明,利用文中方法进行前像计算能够取得明显的加速.同时,文章比较了两种搜索顺序在多时帧搜索中的效果.实验结果表明利用文中方法可以验证传统模型检验方法难以验证的复杂电路属性.

基于Verilog HDL语言的可综合性设计

本文介绍了综合在逻辑设计中的重要作用及其相关概念。针对综合过程,总结出了编写可综合模型要遵守的原则,并通过几个例子,来说明违反这些原则如何会导致验证时功能上的不一致。