Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法 .由于Verilog HDL( Verilog Hardware Description L anguage)本身的特点 ,许多面向仿真的语句虽符合语法规则却是不能综合的 ,这在设计中必须加以避免 .同时讨论了如何写出 Verilog HDL可综合风格的 RTL( Register Transfer Level)

神经元计算芯片的VHDL算法级与RTL级模型的建立及模拟

本文针对神经元计算芯片的指令系统和体系结构，详细讨论了复杂电路的ＶＨＤＬ建模及模拟验证方法，分别给出了该芯片的算法级描述和ＲＴＬ级描述，并用相同的测试台对两级描述进行了模拟，验证了描述的正确性和功能的等价性．不难看出。

基于Verilog HDL语言的可综合性设计

本文介绍了综合在逻辑设计中的重要作用及其相关概念。针对综合过程,总结出了编写可综合模型要遵守的原则,并通过几个例子,来说明违反这些原则如何会导致验证时功能上的不一致。