RTL综合中的格式判别

由于寄存器传输级 (RTL)行为描述可以精确地确定数字系统的操作 ,所以寄存器传输级综合成为当前EDA行业的主流设计方法 .实现从寄存器传输级行为描述到门级结构描述转换的 RTL 综合 ,是组合逻辑 /时序逻辑综合理论在 HDL(硬件描述语言 )上的具体应用 .设计寄存器传输级综合工具的基础是格式判别 ,即将行为描述中的组合逻辑与时序逻辑区分开来 ,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合 .在分析和总结寄存器传输级行为描述规律以及逻辑综合局限性的基础上 ,论述格式判别的必要性、可行性、有效性 ,提出一种易于实现的格式判别方法 .该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的内部格式 (多维体 ) ,将复杂的寄存器传输级行为描述分解为各个赋值语句组 ,根据赋值语句组中的各条赋值语句的条件判断此赋值语句组是组合逻辑还是时序逻辑 ,并生成不同层次、功能相对独立的 RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此 RT单元 ,从而在实现 RTL 综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用 .最后文中给出一些测试实例和结果分析 .通过测试实例和结果分析表明该文提出的方法不但有效地区分了组合逻辑和时序逻辑 ,而且由于通过对组合?

RTL综合中变量赋值语句的综合方法

变量是 VHDL 语言中顺序语句的一个特征 .从分析变量的作用出发 ,论述 RTL 综合中变量赋值语句的综合方法及其相应依据 ;同时提出一种用于对变量赋值语句进行综合的数据结构——变量关联链表 (VAL) ,及以此数据结构为基础的变量赋值语句的综合方法 .最后给出采用

RTL综合系统设计中时序逻辑综合的实现方法

时序逻辑综合是 RTL综合系统设计中的一个重要部分。文章系统地论述了时序逻辑综合问题，在分析用户的 RTL描述形式的基础上，以具体算法的形式，提出基本时序逻辑电路描述综合的实现方法，同时对其它一些综合系统中未引用的复杂时序逻辑电路也提出了具体的综合实现方法。

RTL综合中子程序的综合方法

本文论述了RTL综合系统中子程序综合方法 ,针对以赋值语句为核心的中间数据结构 ,采取嵌入方式或例示方式进行处理 ,然后进行格式判别、组合逻辑综合及时序逻辑综合 .文章给出具体综合算法 。

重用控制器综合技术实现RTL综合

讨论在 RTL综合中重用高级综合中控制器综合技术的可行性 .提出一种通过将RTL描述划分为时序逻辑与组合逻辑后 ,重用控制器综合中的组合逻辑综合和时序逻辑综合实现 RTL综合的方法 .此方法有效地利用了已有的成熟技术 ,为缩短

基于高级综合的RTL综合对象及方法的研究

从处理对象、任务以及实现方案等方面对不同层次上的 RTL综合及高级综合作全面比较 ,以此说明 RTL综合的对象与方法 ,同时针对这两个层次的综合实现方案 ,说明两者间可相互借鉴的技术 .最后给出了 RTL综合与高级综合的实验结果 .

RTL综合中基本时序逻辑元件的综合方法研究

锁存器与触发器的综合是 RTL综合中时序逻辑综合子系统的主要研究问题之一 ,不同的 RTL时序电路描述综合出的元件各不相同 .文中从 VHDL 语言的 RTL 描述特征入手 ,研究了 RTL 综合中锁存器与触发器的综合方法 ,阐述了采用锁存器及触发器的各种不同情况 ,同时说明如何才能正确地区分锁存器及触发器 .

RTL综合中VHDL算术操作符的综合

寄存器传输级 (RTL)综合实现从 RTL 行为描述到门级结构描述的转换 ,是目前 EDA设计行业的主流设计方法 .算术操作符是 RTL综合中难于综合的一类操作符 ,文中详尽解释了 IEEE制定的有关算术操作符的各种限制 ,并对部分算术操作符的限制阐述了自己的观点 ;分析了各算术操作符的实现方案 ,并基于电路面积、电路速度 ,确定了适合 RTL综合的实现方案 ;最后 ,给出在自行开发的 RTL综合工具中进行的算术操作符综合测试 ,测试表明 。

怎样能更好地应用工具进行RTL综合研究

针对当前RTL综合面对的挑战,总结了实际项目中的经验,可以使综合工具在更少的时间里产生的网表芯片面积更小、速度更快,而功耗更低。

大大提高综合和布局／布线效率的RTL综合工具

Design Compiler 2010对拓扑技术进行扩展，为IC Compiler提供“物理层指引”；将时序和面积的一致性提升至5％的同时，还将IC Complier的布线速度提升了1．5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到极佳布局效果。

高级综合中基于知识的RTL映射方法的研究

本文通过对ＶＨＤＬ语言高级综合系统ＨＬＳ／ＢＩＴ中寄存器传输级（ｒｅｇｉｓｔｅｒ－ｔｒａｎｓｆｅｒｌｅｖｅｌ，ＲＴＬ）约束和工艺映射子系统的介绍，论述了利用智能技术创建的智能约束目标库及其相关机制．在此基础上。

RTL工具提升FPGA性能

Mentor Graphics Precision RTL综合工具通过配置特定的结构算法，增强精确的时序驱动综合技术和采用多种优化技术，使ProASIC Plus系列FPGA的时钟频率平均提升了18％。Precision RTL综合工具完全集成在Actel的Libero6．0IDE中，让设计人员可设定更高的频率，在现有的设计流程中实现更高性能提升。

新思科技将综合和布局／布线的生产效率提高2倍

新思科技有限公司近日宣布，该公司在其Galaxy设计实现平台中推出了最新的创新RTL综合工具Design Compiler2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。

Design Compiler 2010将综合和布局布线的生产效率提高两倍

全球领先的半导体设计、验证和制造的软件及知识产权（IP）供应商新思科技有限公司日前宣布：该公司在其Galaxy^TM设计实现平台中推出了最新的创新RTL综合工具Design Compiler2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。

三维多分等级树算法的VLSI设计与仿真

提出一种适于RTL综合的VLSI架构,3个链表由片上RAM实现,同时建立输入数据和初始化链表并行执行的模式·给出3个链表扫描和幅度细化的控制器及相应的有限状态机,并对其操作流程进行形式化的描述·最后对三维多分等级树的硬件模型进行了综合与仿真·仿真实验证明,该设计方法正确有效,在FPGA上工作频率达58MHz,满足视频编码器的实时性要求·

Design Compiler 2010:20年生产效率提升之见证

1988年，全球领先的半导体设计、验证和制造的软件及知识产权（IP）供应商新思科技有限公司（Nasdaq：SNPS）首次推出RTL综合工具Design Compiler，实现了从版图级设计到RTL级设计的转变，帮助设计师们缩短设计周期并提高生产效率。20余年后的今天，日益复杂的设计对进度要求更具挑战性，工程师们急需一种RTL综合解决方案，以帮助他们尽量减少重复工作并加速物理实现进程。

Synopsys布局未来多核嵌入式应用

＂我们一直致力于提升Design Compiler,以帮助设计师们缩短设计周期和提高生产效率。＂新思科技有限公司（Synopsys）RTL综合、功率和测试自动化高级营销总监GalHasson说道：“自从拓扑技术推出以来，逻辑综合对于包含物理层实现在内的设计收敛加快的影响显著增长。

一种基于时序的加/减法器组优化方法

针对现场可编程门阵列(Field Programmable Gate Array,FPGA)电路模块中混合加/减法器组的时序优化问题,本文提出了一种在寄存器传输级(Register-Transfer-Level,RTL)综合优化阶段考虑加/减法器的输入端口数据位时延的正负矩阵优化方法,有效地利用了FPGA芯片中的进位链结构。在FPGA公司软件工具平台上的算法实现和芯片测试结果显示,这种正负矩阵优化方法相比于传统方法取得了很好的时序优化效果。

物理层指引大幅提高综合和布局及布线效率

为了满足日益复杂的设计中极具挑战性的进度要求,工程师们需要一种RTL综合解决方案,使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，新思科技（Synopsys）宣布在其Galaxy设计实现平台中推出了创新RTL综合工具Design Compiler 2010，将综合和物理层流程实现两倍增速。

早期RTL探测带来的价值和突破

超过800MHz的时钟频率,2000万门以上的规模,50个以上的IP和70%以上的可重用性——当前的芯片设计规模愈加庞大和复杂。而在早期RTL设计开发阶段,设计数据有多个来源,