一种实现RapidIO用户态通信接口的改进方法

提出了基于TIPC透明进程间通信协议实现RapidIO用户态通信接口的新方法。通过分析RapidIO消息传递模式的特点和TIPC底层发送-接收数据的实现机制,将发送端和接收端传输数据的内存拷贝次数均减少为一次,从而有效地提高了RapidIO通信接口的数据吞吐量,降低了通信延迟。介绍的实现方法有较强的工程应用价值。

基于JESD204B接口的波形产生FPGA设计

提出了一种基于JESD204B接口的波形产生的FPGA设计方案,该设计主要由FPGA、DAC、DDR3以及网口芯片组成,实现产生双通道、频率范围为2 GHz~3.5 GHz的中频信号。FPGA与DAC由高速串行接口JESD204B进行连接,实现双通道的波形产生、数字上变频及数模转换,网口芯片与DDR3用于传输和存储一些特殊数字波形。详细介绍了JESD204B接口时钟同步、DDS信号发生器、数字波形接收、缓存和发送等关键功能的设计。最后通过频谱分析仪抓捕DAC输出的中频信号验证了FPGA设计的可靠性。

基于串行RapidIO协议的无线通信基带处理系统架构

基于RapidIO协议提出了一种全新的可扩展的无线通信基带处理系统架构方案。通过与现有架构方案的比较,方案在数据传输、灵活可移植性、布局布线等方面具有突出优势。实验验证了该架构的正确性和合理性,而且该架构具有很强的实用价值。

基于FPGA的RapidIO总线接口设计与实现技术

为了适应新的数字信号处理技术的发展,采用FPGA实现技术设计了串行RapidIO高速串行传输接口,实现了DSP与FPGA之间、FPGA与FPGA之间的高速数据传输,详细介绍了本地端点设备访问和远端设备访问的时序设计过程。对RapidIO总线的性能指标进行了测试,试验表明,在1lane、全双工模式下,数据传输速率可达243MB/S,突破了以前DSP的外部接口总线的传输速度瓶颈。

基于ATE的高速RapidIO交换芯片测试方法

RapidIO交换芯片因其出色的延迟及高可靠性而被广泛地应用于各种通信系统中,可以高速地传输系统内各种设备间的数据。基于ATE测试系统对RapidIO交换芯片的测试内容及方法进行了探讨,尤其是对高速串行接口相关参数的测试方法进行了研究,并采用高速RapidIO交换芯片开展了测试验证。

基于FCoE和RapidIO的高速数据交换网设计与实现

为适应开放式体系架构信息系统中对海量数据的高速率、低延时和远距离传输需求,设计了一套基于以太网光纤通道(FCoE)和RapidIO技术的高速数据交换网络,网络由光纤交换机和高速接口模块组成。光纤交换机作为数据交换核心实现FCoE协议转换,高速接口模块完成RapidIO与FCoE接口间数据转换。结合实际工程应用需求,对高速数据交换网的络功能和性能进行了实验验证,结果表明:网络数据交换带宽最大可达800 MB/s,并具备低时延、远距离传输和节点规模灵活扩充的特点。

面向星载交换的地面检测系统设计与实现

卫星互联网作为国家新型基础设施建设的重要组成部分,在国家战略、技术发展以及产业需求的多重驱动下,发展迅速。星载交换技术决定着空间网络的容量和组网能力,是实现全域覆盖卫星互联网的关键。针对大容量星载交换设备在轨维修难度大且价格昂贵的问题,设计了面向多接口、大容量星载交换设备的地面检测系统;基于现场可编程门阵列(Field Programmable Gate Array,FPGA)完成了地面检测系统的软硬件开发,实现了地面检测系统的测试和大容量星载交换设备的在地功能测试,保障了星载设备在轨的正常运行。

基于“嵩山”超级计算机的UCX库分析与优化

UCX是一个经过生产验证的优化通信框架,适用于当前的高带宽和低延迟高速网络。UCX作为“嵩山”国产高性能计算平台的通信中间件,提高了并行编程模型在InfiniBand(IB)高速互联网络上的开发效率,同时其性能也会直接影响上层应用的通信能力。基于“嵩山”超级计算平台,对平台上的UCX框架进行分析与性能测试,在此过程中归纳IB适配器通信存在的局限性以及UCX在通信传输选择中的不合理性。针对这些问题,根据“嵩山”超级计算平台的网络架构特点,在参数层面进行调优,使得UCX适配“嵩山”平台的Socket Direct架构;在代码层面修改UCX对传输的选择逻辑,使得UCX在选出共享内存传输后不再选择网卡进行传输,从而解决节点内的进程间通信抢占HCA卡资源的问题。同时,修正UCX中KNEM共享内存的带宽设置,使UCX在共享内存CMA和KNEM传输的选择上更加合理。实验结果表明,使用优化后的UCX在100个节点间进行allgather集合通信测试时,相对优化前延迟至多降低80%,节点内alltoall集合通信延迟至多降低70%,gather集合通信延迟至多降低45%。改进后的UCX通信库为“嵩山”超级计算平台上的并行编程模型和应用提供了更好的互联网络支撑,明显提升了平台的集合通信性能。

基于FPGA的高速串行数据收发接口设计

针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下完成数据收发测试,验证了传输过程中数据的同步性、准确性及整体方案的可行性。设计结果表明,这种串行传输方式不仅解决了并行传输所带来的诸多问题,还降低了制板设计时PCB布线的复杂程度、减少了板层数量、节约了成本。

零拷贝技术及其实现的研究

零拷贝 (zero-copy)是实现主机或路由器等设备高速网络接口的主要技术。零拷贝技术通过减少或消除关键通信路径影响速度的操作 ,降低数据传输的操作系统开销和协议处理开销 ,从而有效提高通信性能 ,实现高速数据传输。

基于ARM的通信接口测试系统的开发

分布式数据采集系统各子系统间的连接测试,需要专门的接口测试工具。随着私有协议的广泛使用,设备生产、维修中的调试测试问题也大大增加。这些问题往往无法使用传统的通用协议测试仪器进行测试,本文提出一种由测试模块加PC机方式构成专用接口测试系统的开发策略,并且重点介绍基于ARM的测试模块设计实现方法。文章分析了测试模块的接口特性、基本结构和软件流程,随后探讨了其与PC组成测试系统的应用方法。实验结果表明,该测试系统较好地满足了专用接口测试需求。这种测试模块加PC机构成简便系统的开发思路,为此类专用接口测试系统的快速开发提供了一种途径。

基于FPGA和USB的高速数据实时采集系统的设计和实现

本文设计和实现了了一种高速IO数据实时采集系统。该系统采用FPGA控制芯片进行IO数据缓冲及SPI协议转换;采用STM32+USB3300芯片读取数据并通过USB驱动上传数据到上位机。另外由于FPGA的灵活可配置性,通过加入不同接口协议配置,该系统能够实现多种接口如SPI、I2C、UART等接口的数据实时采集和存储。因此该系统具有兼容多接口协议、传输速度快、结构简单、实时性和可靠性高等优点。经过多次测试证明,该系统可应用于高速数据传输和采集,能较好地满足数据实时传输要求。

一种40G POS报文高速互联协议及其配置策略研究

高速路由器的设计对器件间的数据流速率与可靠性提出了很高的要求,针对路由器40Gbps POS线路接口板的高速接口设计需求,分析Interlaken协议的配置影响,给出了数据条带化关键参数的设置算法和各种应用环境下的测试数据,通过对调测数据的分析,提出了应用现场的参数配置策略。

基于Interlaken协议的高速数据流接口设计与性能分析

目前,高速网络处理系统的板级互连带宽达到了40 G比特速率级,这对网络处理系统的处理速度和吞吐量提出了极大的挑战。为解决核心路由器40 Gb/s POS线路接口板中器件间的高速数据交互难题,采用Interlaken协议对高速数据流接口设计方法进行了研究,利用高端FPGA的高速通道和IP核设计技术,完成了链路层处理芯片与转发、处理FPGA之间数据包的高速互联,系统设计8个高速通道,每通道速率达到6.25 Gb/s。测试结果表明,在相应的Interlaken IP突发配置参数下性能可以满足系统40 Gb/s吞吐率的要求,并就不同应用场景中IP核关键参数与控制寄存器的自适应、动态可重构配置进行了展望。

基于RocketIO自定义传输协议在高速串行通信中的设计与实现

为了便于工程应用,提高数据传输速率,以Xilinx公司Virtex5系列FPGA内嵌的RocketIO为物理层,实现了基于自定义传输协议的两种设计——高速收发器的设计与高速串行接口的设计,并对两种设计进行了简要分析,指出了适用的不同场合.以高速信号采集为实例,在ISE开发环境中实现了基于自定义传输协议的高速串行接口,用Chipscope捕获数据并对其进行分析,得出基于RocketIO的自定义传输协议在高速串行通信中可靠性高,误码率低于10-13.

基于PCIE接口的IPSec加速SoC设计

为达到IPSec实现的高速性、灵活性以及安全性,设计一个IPSec加速SoC。引入高速PCIE接口突破主机与SoC通信速度瓶颈;采取多核设计技术和层次化存储结构,构建以交叉存储为主的高速数据交换区和以邮箱为主的引擎间状态通信区;采用指令级并行和流水线并行技术,对IPSec协议中算法进行多核映射。实验结果表明,该SoC对于IPSec中典型分组密码算法AES的吞吐率可达1Gbps,对于认证算法SM3可达2Gbps,较好地满足了高速网络处理需求。

OpenVPX总线及其在雷达信息处理的应用

开放多协议交换(OpenVPX)总线作为目前国际上最新的一种通用总线标准,具有带宽高、实时性强、拓扑结构灵活、通用性强、抗恶劣环境能力强等优点,代表着新一代军用综合信息处理平台系统的发展方向。详细介绍了OpenVPX总线的技术特点,并结合数字阵列雷达应用,给出了基于OpenVPX总线标准的雷达综合信息处理系统设计解决方案。

基于JESD204B的高速串行数据收发接口设计

目前的ADC/DAC多采用并行传输接口,在进行数据采用分析时,存在着串扰高、传输同步困难的一系列难题,为了解决这些问题,推出了以JESD204B为基础的高速串行数据传输接口。接口基于Xilinx公司的Virtex-7系列FPGA为核心控制单元设计电路,对于单通道来讲,其对应的传输速率是6Gb/s,进行有关信息收发检测,证明了传输信息的同步性以及整个方案的可行性。结果证明,基于JESD204B的串行传输办法不仅有效化解了并行传输存在的缺陷,同时有效降低了PCB布线难度,并且节约了成本。

基于JESD204B协议的高速串行接口研究

传统的传输方式多使用并行进行数据采样。并行传输方式不仅存在信号同步难、线间串扰大等缺点,而且PCB布局布线繁琐、板层多、成本高等。JESD204B作为一种新的高速串行转换器接口,其使用率正在稳步上升,且有望成为未来转换器的协议标准。首先简要介绍JESD204B协议的历史发展过程,其次详细阐述JESD204B协议接口结构,包含应用层、传输层、数据链路层、物理层,最后从芯片、接口应用和设计挑战方面综述基于JESD204B协议的高速串行接口的设计现状,并对未来接口发展进行展望。

基于JESD204B协议的接收端电路设计

设计了一款可应用于4通道、16 bit、2.5 GSa/s数模转换器的接口电路。单个通道采用4路并行传输的方法以降低电路的设计难度,并通过链路建立、数据处理、错误统计和模块解帧实现协议的数据链路层和传输层。搭建通用验证方法学平台与设计的接收端电路进行数据交互,提高验证效率。基于某65 nm工艺库对电路进行逻辑综合与版图设计,流片后的样片测试结果表明,接收端电路满足JESD204B协议的要求,单通道数据传输速率最高可达12.5 Gbit/s。