芯片设计中读周期的同步问题

文章讨论芯片设计中读周期的同步问题。在高速电路中，各种不确定延时经常会造成时钟、数据及其控制信号的相位错位，导致读入数据丢失，因此，同步问题在读周期里倍受设计人员的关注。文章介绍握手同步和虚拟时钟相位空间的设计方法，对芯片内、外的延迟采取不同的调整方法，二者配合使用，用户可以在一个足够宽阔的范围内无级调整时钟和读入数据控制信号的相位，最终达到时钟、控制信号和读入数据三者之间的最佳相位配合。这种设计方法既为板级和芯片级设计带来方便，也为提高高速读周期的可靠性提供了有效途径。

同步VLSI设计环境下AES模块的异步流水线结构实现

本文提出了一种可在同步VLSI设计环境下,由已有的流水线结构同步集成电路的算法或者RTL代码直接得到其异步集成电路网表的方法。并使用此方法,实现了128位异步AES加、解密模块。解密模块为多功能流水线,既可以进行生成子密钥运算,也可以进行解密输入数据。对加、解密模块均通过10级、5级、3级、2级流水四种结构分别实现并加以比较。