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High Speed Versatile Reed-Solomon Decoder for Correcting Errors and Erasures
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作者 王华 范光荣 +1 位作者 王平勤 匡镜明 《Journal of Beijing Institute of Technology》 EI CAS 2008年第1期81-86,共6页
A new Chien search method for shortened Reed-Solomon (RS) code is proposed, based on this, a versatile RS decoder for correcting both errors and erasures is designed. Compared with the traditional RS decoder, the we... A new Chien search method for shortened Reed-Solomon (RS) code is proposed, based on this, a versatile RS decoder for correcting both errors and erasures is designed. Compared with the traditional RS decoder, the weighted coefficient of the Chien search method is calculated sequentially through the three pipelined stages of the decoder. And therefore, the computation of the errata locator polynomial and errata evaluator polynomial needs to be modified. The versatile RS decoder with minimum distance 21 has been synthesized in the Xilinx Virtex-Ⅱ series field programmable gate array (FPGA) xe2v1000-5 and is used by coneatenated coding system for satellite communication. Results show that the maximum data processing rate can be up to 1.3 Gbit/s. 展开更多
关键词 reed-solomon code Berlekamp-Massey algorithm error correction codes versatile reed-solomon decoder
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Area optimization of parallel Chien search architecture for Reed-Solomon(255,239) decoder 被引量:1
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作者 胡庆生 王志功 +1 位作者 张军 肖洁 《Journal of Southeast University(English Edition)》 EI CAS 2006年第1期5-10,共6页
A global optimization algorithm (GOA) for parallel Chien search circuit in Reed-Solomon (RS) (255,239) decoder is presented. By finding out the common modulo 2 additions within groups of Galois field (GF) mult... A global optimization algorithm (GOA) for parallel Chien search circuit in Reed-Solomon (RS) (255,239) decoder is presented. By finding out the common modulo 2 additions within groups of Galois field (GF) multipliers and pre-computing the common items, the GOA can reduce the number of XOR gates efficiently and thus reduce the circuit area. Different from other local optimization algorithms, the GOA is a global one. When there are more than one maximum matches at a time, the best match choice in the GOA has the least impact on the final result by only choosing the pair with the smallest relational value instead of choosing a pair randomly. The results show that the area of parallel Chien search circuits can be reduced by 51% compared to the direct implementation when the group-based GOA is used for GF multipliers and by 26% if applying the GOA to GF multipliers separately. This optimization scheme can be widely used in general parallel architecture in which many GF multipliers are involved. 展开更多
关键词 rs decoder Chien search circuit area optimization Galois field multiplier
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基于分层最小和译码的RS-LDPC级联码改进算法
3
作者 李晓辉 梁宇恒 石明利 《移动通信》 2024年第5期32-36,共5页
RS-LDPC级联码能够有效提高数据传输的可靠性和系统的容错能力,在5G通信等领域中得到了广泛的应用,且在6G中具有很好的应用前景。但是RS-LDPC级联码与单码相比具有计算复杂度高、不易于在硬件上实现的不足,因此提出一种基于分层最小和的... RS-LDPC级联码能够有效提高数据传输的可靠性和系统的容错能力,在5G通信等领域中得到了广泛的应用,且在6G中具有很好的应用前景。但是RS-LDPC级联码与单码相比具有计算复杂度高、不易于在硬件上实现的不足,因此提出一种基于分层最小和的RS-LDPC级联码改进译码算法,将LDPC码的校验矩阵分解成多个子矩阵,在不同子矩阵层次上并行计算。此外,还引入了新的关于校验节点信息更新的简化函数,旨在保证译码性能的同时降低计算复杂度,达到易于硬件实现的目的。结果表明改进型分层最小和算法复杂度大大降低,且在性能上优于传统BP译码0.25 dB左右。 展开更多
关键词 LDPC码 rs 级联码 最小和译码 分层译码
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基于高速存储平台的高性能RS编译码器设计
4
作者 丁琳 孙建伟 武振平 《遥测遥控》 2024年第3期58-64,共7页
目前,星载高速存储设备中采用商用RS编译码IP核来实现数据纠错功能,能够实现的编译码最高速率为800 Mbps,只能依靠多个IP核同时工作达到吉比特高速数据存取速率的要求。星载存储数据发生错误的主要原因是存储区单粒子翻转和存储介质本... 目前,星载高速存储设备中采用商用RS编译码IP核来实现数据纠错功能,能够实现的编译码最高速率为800 Mbps,只能依靠多个IP核同时工作达到吉比特高速数据存取速率的要求。星载存储数据发生错误的主要原因是存储区单粒子翻转和存储介质本身特性产生的单比特数据错误。针对星载存储数据的误码特性,本文提出一种RS编译码改进算法,通过对编码算法中的剩余多项式及译码算法中的伴随多项式进行降次处理,减小编译码过程中运算的迭代次数及计算量,以及对编译码算法中的基本运算单元有限域乘法器采用子项复用技术,实现对传统RS编译码算法的改进。结果表明改进后的编译码器能达到最高数据速率为10.5 Gbps,编码器资源较单个商用IP核减少15%,译码器资源减少40%,能够满足后续高速存储平台的应用要求。 展开更多
关键词 高速存储平台 rs编译码 数据纠错
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Erasure-Correction-Enhanced Iterative Decoding for LDPC-RS Product Codes 被引量:5
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作者 Weigang Chen Ting Wang +1 位作者 Changcai Han Jinsheng Yang 《China Communications》 SCIE CSCD 2021年第1期49-60,共12页
Low-density parity-check(LDPC)codes are widely used due to their significant errorcorrection capability and linear decoding complexity.However,it is not sufficient for LDPC codes to satisfy the ultra low bit error rat... Low-density parity-check(LDPC)codes are widely used due to their significant errorcorrection capability and linear decoding complexity.However,it is not sufficient for LDPC codes to satisfy the ultra low bit error rate(BER)requirement of next-generation ultra-high-speed communications due to the error floor phenomenon.According to the residual error characteristics of LDPC codes,we consider using the high rate Reed-Solomon(RS)codes as the outer codes to construct LDPC-RS product codes to eliminate the error floor and propose the hybrid error-erasure-correction decoding algorithm for the outer code to exploit erasure-correction capability effectively.Furthermore,the overall performance of product codes is improved using iteration between outer and inner codes.Simulation results validate that BER of the product code with the proposed hybrid algorithm is lower than that of the product code with no erasure correction.Compared with other product codes using LDPC codes,the proposed LDPC-RS product code with the same code rate has much better performance and smaller rate loss attributed to the maximum distance separable(MDS)property and significant erasure-correction capability of RS codes. 展开更多
关键词 low-density parity-check codes product codes iterative decoding reed-solomon codes
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Multiple-Symbol Interleaved RS Codes and Two-Pass Decoding Algorithm
6
作者 WANG Zhongfeng Ahmad Chini +1 位作者 Mehdi T.Kilani ZHOU Jun 《China Communications》 SCIE CSCD 2016年第4期14-19,共6页
For communication systems with heavy burst noise, an optimal Forward Error Correction(FEC) scheme is expected to have a large burst error correction capability while simultaneously owning moderate random error correct... For communication systems with heavy burst noise, an optimal Forward Error Correction(FEC) scheme is expected to have a large burst error correction capability while simultaneously owning moderate random error correction capability. This letter presents a new FEC scheme based on multiple-symbol interleaved Reed-Solomon codes and an associated two-pass decoding algorithm. It is shown that the proposed multi-symbol interleaved Reed-Solomon scheme can achieve nearly twice as much as the burst error correction capability of conventional single-symbol interleaved Reed-Solomon codes with the same code length and code rate. 展开更多
关键词 burst error erasure decoding FEC interleaved reed-solomon codes
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ERASED-CHASE DECODING FOR RS-CODED MPSK SIGNALING OVER A RAYLEIGH FADING CHANNEL
7
作者 Xu Chaojun Sun Yue Wang Xinmei 《Journal of Electronics(China)》 2007年第3期296-300,共5页
In this paper,a novel dual-metric,the maximum and minimum Squared Euclidean Distance Increment (SEDI) brought by changing the hard decision symbol,is introduced to measure the reli-ability of the received M-ary Phase ... In this paper,a novel dual-metric,the maximum and minimum Squared Euclidean Distance Increment (SEDI) brought by changing the hard decision symbol,is introduced to measure the reli-ability of the received M-ary Phase Shift Keying (MPSK) symbols over a Rayleigh fading channel. Based on the dual-metric,a Chase-type soft decoding algorithm,which is called erased-Chase algorithm,is developed for Reed-Solomon (RS) coded MPSK schemes. The proposed algorithm treats the unre-liable symbols with small maximum SEDI as erasures,and tests the non-erased unreliable symbols with small minimum SEDI as the Chase-2 algorithm does. By introducing optimality test into the decoding procedure,much more reduction in the decoding complexity can be achieved. Simulation results of the RS(63,42,22)-coded 8-PSK scheme over a Rayleigh fading channel show that the proposed algorithm provides a very efficient tradeoff between the decoding complexity and the error performance. Finally,an adaptive scheme for the number of erasures is introduced into the decoding algorithm. 展开更多
关键词 reed-solomon (rs codes Coded M-ary Phase Shift Keying (MPSK) Rayleigh fading Dual-metric Chase decoding
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Application of RS Codes in Decoding QR Code
8
作者 朱素霞 Ji +2 位作者 Zhenzhou Cao Zhiyan 《High Technology Letters》 EI CAS 2003年第4期67-69,共3页
The QR Code is a 2 dimensional matrix code with high error correction capability. It employs RS codes to generate error correction codewords in encoding and recover errors and damages in decoding. This paper presents ... The QR Code is a 2 dimensional matrix code with high error correction capability. It employs RS codes to generate error correction codewords in encoding and recover errors and damages in decoding. This paper presents several QR Code’s virtues, analyzes RS decoding algorithm and gives a software flow chart of decoding the QR Code with RS decoding algorithm. 展开更多
关键词 QR Code rs codes decodING flow chart
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基于中继信息选择的分布式RS码的性能研究
9
作者 马家骏 仰枫帆 《舰船电子工程》 2023年第12期71-75,85,共6页
在协作通信技术与信道编码技术基础上,对分布式信道编码进行了介绍并构造了分布式RS码系统。基于子空间理论,在分布式编码系统的目的点处联合构造码字。利用RS码是MDS码的特性,提出了一种中继信息选择算法来优化中继信息选择方式,从而... 在协作通信技术与信道编码技术基础上,对分布式信道编码进行了介绍并构造了分布式RS码系统。基于子空间理论,在分布式编码系统的目的点处联合构造码字。利用RS码是MDS码的特性,提出了一种中继信息选择算法来优化中继信息选择方式,从而在目的点处获得一个重量分布相对较优的码字集合。此外,基于信道编码特性,在目的点处提出了两种联合译码算法。最后通过Matlab仿真验证了中继信息选择算法对分布式RS码系统性能的改善,并比较了两种联合译码算法之间的性能。 展开更多
关键词 编码协作 rs 中继信息选择算法 联合译码算法
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一种面向超高速以太网的双模RS解码器设计
10
作者 李继豪 沈剑良 陈艇 《现代电子技术》 2023年第4期35-40,共6页
100 GB以上超高速以太网采用FEC(Forward Error Correction)技术来降低误码率,提升传输可靠性。针对目前以太网中RS(528,514)码和RS(544,514)码两种编解码规范并存,导致的FEC解码器结构冗杂、资源耗费严重、面积占用大等问题,文中将多... 100 GB以上超高速以太网采用FEC(Forward Error Correction)技术来降低误码率,提升传输可靠性。针对目前以太网中RS(528,514)码和RS(544,514)码两种编解码规范并存,导致的FEC解码器结构冗杂、资源耗费严重、面积占用大等问题,文中将多模RS解码器的概念引入以太网FEC解码器设计,提出一种适用于100 GB及以上超高速以太网的双模RS解码器。通过对不同的编解码规范进行研究与分析,设计通用的SC、KES、CSEE模块并实现部分内存共享,采用并行设计与流水线处理来降低传输时延、提高吞吐量。在100 GB以太网中进行仿真实验,测试该双模解码器的功能完整性、资源开销以及功耗。结果表明,所设计的双模RS解码器能成功实现对两种FEC规范的解码,解码时延分别为93 ns,96 ns,相比于传统RS解码器,资源开销与功耗分别降低32.32%,17.34%。 展开更多
关键词 rs解码器 超高速以太网 双模解码器 内存共享 模块设计 仿真验证 性能分析
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一种高速自适应Reed-Solomon译码结构及其VLSI优化实现 被引量:4
11
作者 邱昕 张浩 +2 位作者 亓中瑞 刘壹 陈杰 《电子与信息学报》 EI CSCD 北大核心 2009年第2期484-488,共5页
该文给出了一种自适应Reed-Solomon(RS)译码器结构。该结构可以自适应地处理长度变化的截短码编码数据块,适合于高速译码处理。该结构使译码处理不受数据块间隙长短的约束,既可以处理独立的编码数据块也可以处理连续发送的编码数据块。... 该文给出了一种自适应Reed-Solomon(RS)译码器结构。该结构可以自适应地处理长度变化的截短码编码数据块,适合于高速译码处理。该结构使译码处理不受数据块间隙长短的约束,既可以处理独立的编码数据块也可以处理连续发送的编码数据块。另外本译码器结构可以保证输出数据块间隔信息的完整性,满足无线通信和以太网中特殊业务的要求。本文还基于该结构对RS(255,239)译码器予以实现,该译码器经过Synopsys综合工具综合并用TSMC 0.18μm CMOS工艺实现,测试结果验证了该译码器的自适应功能和译码正确性,其端口处理速率可达1.6Gb/s。 展开更多
关键词 reed-solomon 译码器 自适应译码 VLSI实现
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基于Reed-Solomon算法的PDF417码纠错研究 被引量:4
12
作者 郑河荣 冯晓斐 +1 位作者 熊丽荣 王天舟 《计算机工程与设计》 CSCD 2004年第11期1897-1899,共3页
PDF417二维条码采用Reed-Solomon码作为纠错码,很好地解决了因条码破损和污染造成的识读问题。在介绍PDF417二维条码和RS纠错码的基础上,详细阐述了RS码的译码原理,包括伴随式的计算、错误位置多项式的计算、错误位置的确定和错误值的... PDF417二维条码采用Reed-Solomon码作为纠错码,很好地解决了因条码破损和污染造成的识读问题。在介绍PDF417二维条码和RS纠错码的基础上,详细阐述了RS码的译码原理,包括伴随式的计算、错误位置多项式的计算、错误位置的确定和错误值的计算等。最后分析了RS码译码的算法复杂性。 展开更多
关键词 rs 纠错码 译码 reed-solomon 算法复杂性 原理 错误位置多项式 PDF417码 条码 识读
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RS(255,223)译码器的设计与FPGA实现 被引量:12
13
作者 严来金 李明 王梦 《微计算机信息》 北大核心 2005年第1期148-149,共2页
RS码是一种多进制分组循环码,检错和纠错能力强,尤其适合纠正突发错误,在通信系统中有着广泛的应用。本文所研究的RS(255,223)译码器采用修正的Euclid译码算法(MEA),介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向... RS码是一种多进制分组循环码,检错和纠错能力强,尤其适合纠正突发错误,在通信系统中有着广泛的应用。本文所研究的RS(255,223)译码器采用修正的Euclid译码算法(MEA),介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程,划分模块,详细论述了各子模块的设计过程。 展开更多
关键词 rs译码器 MEA算法 FPGA
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利用双重扩展RS码及循环MDS码构造实用化的LDPC码 被引量:8
14
作者 张国华 王新梅 《通信学报》 EI CSCD 北大核心 2008年第6期100-105,共6页
提出了利用双重扩展RS码和循环MDS码来构造无4-环准循环LDPC码的两类实用方法。第一类构造法利用双重扩展RS码中的所有非零码字来构造校验矩阵,因此在LDPC码的参数选择上比基于单扩展RS码的构造法更加灵活;推导出与双重扩展RS码构造法... 提出了利用双重扩展RS码和循环MDS码来构造无4-环准循环LDPC码的两类实用方法。第一类构造法利用双重扩展RS码中的所有非零码字来构造校验矩阵,因此在LDPC码的参数选择上比基于单扩展RS码的构造法更加灵活;推导出与双重扩展RS码构造法完全等效的直接构造法,利用RS码的生成多项式可以直接生成LDPC码的校验矩阵,从而避免了RS码字双重扩展、码字分类等预处理步骤。第二类构造法直接根据循环MDS码的生成多项式构造了一类无4-环的准循环LDPC码。仿真结果表明,基于双重扩展RS码和循环MDS码的准循环LDPC码在AWGN信道下均可取得很好的误比特性能。 展开更多
关键词 LDPC码 迭代译码 rs MDS码
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高速RS编译码器的设计及其FPGA实现 被引量:5
15
作者 向良军 王梓斌 +1 位作者 金国平 郑林华 《计算机工程与应用》 CSCD 2012年第1期64-67,共4页
在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策... 在分析RS(Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35FPGA上仅需要总资源的15%就可以实现(31,15)RS码编译码器电路,且在200MHz系统时钟频率时达到10Mb/s的译码速率,实现了高速数据处理。 展开更多
关键词 里所(rs)编译码 现场可编程门阵列(FPGA) 域乘法 迭代译码算法
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RS码译码器的VLSI设计 被引量:5
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作者 方立 吕昕 邓次平 《兵工学报》 EI CAS CSCD 北大核心 2002年第3期422-425,共4页
本文主要研究RS码译码器的VLSI设计优化方法。分析RS码译码算法的原理 ,将适合计算机仿真计算的算法转换成适合硬件实现的结构 ,并对其进行优化。设计并实现在FPGA上可以工作在 10MHz时钟频率下的单周期硬件译码器。
关键词 rs码译码器 VLSI设计 极高速集成电路硬件描述语言 现场可编程逻辑阵列
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无线数据传输中RS-LT级联码的应用 被引量:3
17
作者 邓善征 唐红 +1 位作者 杨军 茹乐 《空军工程大学学报(自然科学版)》 CSCD 北大核心 2008年第1期62-65,共4页
提出了一种RS频域编码和LT编码级联的方法,探讨了其在无线数据传输中的应用。分析了RS-LT级联编码相对传统LT码在提高可译码概率方面的优点。该方法在低信噪比情况下的大数据量信息传输应用中具有很好的性能。仿真结果表明,在低信噪比... 提出了一种RS频域编码和LT编码级联的方法,探讨了其在无线数据传输中的应用。分析了RS-LT级联编码相对传统LT码在提高可译码概率方面的优点。该方法在低信噪比情况下的大数据量信息传输应用中具有很好的性能。仿真结果表明,在低信噪比的环境下可以有效恢复传输信息,提高接收图像品质。 展开更多
关键词 LT码 rs频域编译码 译码概率 图像传输
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一种自适应数据逐层分解的Reed-Solomon码迭代纠错方法及应用 被引量:2
18
作者 王娟 王萍 《电子与信息学报》 EI CSCD 北大核心 2015年第5期1173-1179,共7页
该文针对Reed-Solomon码纠错算法计算复杂度较高、运算时间较长等问题,提出一种自适应数据逐层分解的Reed-Solomon码的迭代译码纠错方法。首先,接收码通过逐层分解将随机错误或突发错误分散于不同的子序列中,缩小突发或随机错误的查找范... 该文针对Reed-Solomon码纠错算法计算复杂度较高、运算时间较长等问题,提出一种自适应数据逐层分解的Reed-Solomon码的迭代译码纠错方法。首先,接收码通过逐层分解将随机错误或突发错误分散于不同的子序列中,缩小突发或随机错误的查找范围;其次,制定约束规则确定错误数目,同时根据不同的伴随矩阵维数自适应选择迭代求解关键方程的方法,定位子序列中误码的位置;最后,计算正确码字,结束纠错。实验测试表明,该算法在保证不漏检误码的前提下,能够有效简化计算多项式的维数,减少计算量和复杂度,纠错时效优于DFT(Discrete Fourier Transform)算法和BM(Berlekamp-Massey)算法。特别是对2维码数据的纠错测试中,与传统算法相比,该算法纠错时效可提升一个数量级。 展开更多
关键词 reed-solomon(rs)码 逐层分解 降维 迭代求解
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LDPC码与RS码的联合迭代译码 被引量:4
19
作者 史治平 张忠培 李少谦 《电子科技大学学报》 EI CAS CSCD 北大核心 2006年第S1期657-660,共4页
针对LDPC码与RS码的串行级联结构,提出了一种基于Chase的联合迭代译码方法。软入软出的RS译码器与LDPC译码器之间经过多次信息传递,性能可以逼近最大似然译码。模拟结果显示:AWGN信道下这种基于Chase的RS码与LDPC码的联合迭代译码方案... 针对LDPC码与RS码的串行级联结构,提出了一种基于Chase的联合迭代译码方法。软入软出的RS译码器与LDPC译码器之间经过多次信息传递,性能可以逼近最大似然译码。模拟结果显示:AWGN信道下这种基于Chase的RS码与LDPC码的联合迭代译码方案可以获得约0.5 dB的增益。 展开更多
关键词 LDPC码 rs CHASE算法 迭代译码
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流水线结构RS(255,223)译码器的VLSI设计 被引量:5
20
作者 王进祥 张乃通 +1 位作者 来逢昌 叶以正 《计算机研究与发展》 EI CSCD 北大核心 2000年第1期61-65,共5页
RS码已经广泛应用于通信系统、计算机系统、存储介质、网络和数字电视中,以提高数据的可靠性;RS(255,223)码是美国航空航天局(NASA)和欧洲空间站(ESA)在深空卫星通信系统中所采用的标准外码.文中用Top-... RS码已经广泛应用于通信系统、计算机系统、存储介质、网络和数字电视中,以提高数据的可靠性;RS(255,223)码是美国航空航天局(NASA)和欧洲空间站(ESA)在深空卫星通信系统中所采用的标准外码.文中用Top-dow n 设计方法完成了采用频域译码算法的RS(255,223)译码器的VLSI设计,提出了一个GF(256)上串行计算的流水线结构的255点IFFT,该结构的IFFT与译码器的其它模块可形成完美的流水线,减少了面积,提高了通过率.设计的规模约20万门,总的时延为780 个时钟周期,工作频率为20MHz时,译码器的通过为160 Mbps. 展开更多
关键词 译码器 VLSI 设计 流水线结构 rs
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