采用CoSi_2SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了 Co Si2 SALICIDE结构对 CMOS/SOI器件和电路抗γ射线总剂量辐照特性的影响 .通过与多晶硅栅器件对比进行的大量辐照实验表明 ,Co Si2 SALICIDE结构不仅可以降低CMOS/SOI电路的源漏寄生串联电阻和局域互连电阻 ,而且对 SOI器件的抗辐照特性也有明显的改进作用 .与多晶硅栅器件相比 ,采用 Co Si2 SALICIDE结构的器件经过辐照以后 ,器件的阈值电压特性、亚阈值斜率、泄漏电流、环振的门延迟时间等均有明显改善 .由此可见 ,Co Si2SALICIDE技术是抗辐照加固集成电路工艺的理想技术之一 .

全耗尽CMOS/SOI工艺

对全耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套全耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :氮化 H2 - O2 合成薄栅氧、双栅和注 Ge硅化物等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、2 0 0 0门门海阵列等 ) ,其中 ,n MOS:Vt=0 .7V,Vds=4 .5～ 5 .2 V,μeff=4 6 5 cm2 / (V· s) ,p MOS:Vt=- 0 .8V ,Vds=- 5～ - 6 .3V,μeff=2 6 4 cm2 / (V· s) .当工作电压为 5 V时 ,0 .8μm环振单级延迟为 4 5

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45

自对准硅化物SOI／CMOS技术研究

在ＳＯＩ／ＣＭＯＳ电路制作中引入了自对准钴（Ｃｏ）硅化物（ＳＡＬＩＣＩＤＥ）技术，研究了ＳＡＬＩＣＩＤＥ工艺对ＳＯＩ／ＭＯＳＦＥＴ单管特性和ＳＯＩ／ＣＭＯＳ电路速度性能的影响。实．验表明，ＳＡＬＩＣＩＤＥ技术能有效地减小ＭＯＳＦＥＴ栅、源、漏电极的寄生接触电阻和薄层电阻，改善单管的输出特性，降低ＳＯＩ／ＣＭＯＳ环振电路门延迟时间．提高ＳＯＩ／ＣＭＯＳ电路的速度特性。

SOI CMOS器件及其应用

介绍SOI技术及其形成方法。介绍SOICMOS器件的优点、全耗尽(FD)SOICMOS器件的特点及其应用。

亚微米PD CMOS/SOI工艺及H栅单边体引出研究

研究开发了0.4μm PD CMOS/SOI工艺,试制出采用H栅双边体引出的专用电路。对应用中如何克服PD SOI MOSFET器件的浮体效应进行了研究;探讨在抑制浮体效应的同时减少对芯片面积影响的途径,对H栅双边体引出改为单边体引出进行了实验研究。对沟道长度为0.4μm、0.5μm、0.6μm、0.8μm的H栅PD SOI MOSFET单边体引出器件进行工艺加工及测试,总结出在现有工艺下适合单边体引出方式的MOSFET器件尺寸,并对引起短沟道PMOSFET漏电的因素进行了分析,提出了改善方法;对提高PD CMOS/SOI集成电路的设计密度和改进制造工艺具有一定的指导意义。

部分耗尽0.8μm SOI CMOS工艺P+源漏电阻实验设计

文章对部分耗尽0.8μm SOI CMOS工艺源漏电阻产生影响的四个主要因素采用二水平全因子实验设计[1],分析结果表明在注入能量、剂量、束流和硅膜厚度因素中,硅膜厚度显著影响P+源漏电阻,当顶层硅膜厚度充分时,P+源漏电阻工艺窗口大。实验指出注入能量未处于合理的范围,导致源漏电阻工艺窗口不足,影响0.8μm SOI工艺成品率。通过实验优化后部分耗尽0.8μm SOI CMOS工艺P+源漏电阻达到小于200Ω/□,工艺能力显著提高到Ppk>2.01水平,充分满足部分耗尽0.8μm SOICMOS工艺P+源漏电阻需求。

SOI技术的机遇和挑战

本文较为系统地描述了SOI技术的特点,分析了SOI技术中存在的问题和发展的潜力,最后得出了SOI技术将在特征尺寸小于0.1微米、电源电压小于1V的新一代集成电路技术中得到广泛采用。

SOI技术的机遇和挑战

本文较为系统地描述了 SOI技术的特点 ,分析了 SOI技术中存在的问题和发展的潜力 ,最后得出了 SOI技术将在特征尺寸小于 0 .1 μm、电源电压小于 1

微磁强计弱磁处理芯片设计与实现

为适应微纳卫星平台的应用需求、实现磁强计的微型化,针对巨磁阻抗(GMI)效应微磁强计的研制需求设计并研制了弱磁信号处理芯片。在分析GMI微磁强计构造的基础上,针对单机(微)小型化提出了弱磁信号处理电路芯片化的方案;结合空间应用特点,设计并实现了基于SOI CMOS工艺的弱磁信号处理芯片。实测结果表明:基于所研制的弱磁信号处理芯片不仅实现了磁强计的微型化、集成化,而且具有良好的弱磁测量性能。