用于连续Σ-Δ调制器的2 bit/cycle SAR量化器

提出了一种用于连续Σ-Δ调制器的新颖的2bit/cycle SAR量化器。该量化器可缩短SAR量化周期。将该量化器应用于调制器后,调制器的采样速率可提高1.5倍。SAR量化器的单电容阵列可有效减小最后一级积分器的负载。利用基因遗传算法,分析了该量化器引入的较大的环路延时(ELD)的影响,并优化了其补偿支路系数Kc。对0.75倍采样周期进行延时补偿,获得性能更好的噪声整形函数。相比传统调制器,该调制器的信噪比提高了5dB。

高精度Sigma-Delta ADC芯片设计研究

Sigma-Delta ADC利用过采样技术和噪声整形技术提升转换精度,高转换精度需要高过采样率,严重限制了电路的转换速度,本文针对高速高精度模数转换需求,提出基于高阶调制器结构、多比特量化和双采样技术的ADC结构,降低高精度转换所需的过采样率需求,提高电路的转换速度;结合带有前馈支路的单环调制器结构和多比特量化方式,大力缩减积分器输出摆幅,降低放大器设计难度和功耗,解决多级级联结构的稳定性差问题。