GaAsSCFL电路的研究

分析了 Ga As源耦合 FET逻辑电路的结构 ,阐述了该电路的工作原理、开关特性和噪声容限 ,分析了该电路的特点。

2.5～40Gb/s光收发关键器件芯片技术

介绍了2.5～40Gb/s的光通信收发器处理芯片的研究情况,芯片功能包括复接器、激光驱动器、前置放大器与限幅放大器、时钟恢复和数据判决电路以及分接器。采用的工艺有0.18/0.25μmCMOS,0.15/0.2μmGaAsPHEMT和2μmGaAsHBT等,采用多项目晶圆方式和国外先进的工艺生产线进行芯片制作。研究中采用了高速电路技术和微波集成电路技术,如采用SCFL电路、超动态D触发器电路、同步注入式VCO、分布放大器、共面波导和传输线技术等。在SDH155Mb/s～2.5Gb/s的收发器套片设计方面已实现产品化。还介绍了10Gb/s的收发器套片产品化问题,如封装问题等,讨论了40Gb/s以上速率芯片技术的发展趋势,包括高速器件建模和测试问题等。

24 Gbit/s 0.2μm PHEMT复接器

本文利用Philips公司OMMIC 0 2 μmGaAsPHEMT工艺 ,设计出 2 4Gbit/s的复接器 .应用源极耦合FET逻辑 (SCFL) ,使逻辑电路能够在 2 4Gbit/s速率上正常工作 .时钟采用二倍频方案 ,解决了多级复接中的高速时钟问题 .改进异或门拓扑结构实现的二倍频器 ,结构简单、实用 ,降低了电路复杂度 .利用源极耦合电容的微分作用 ,加速晶体管开、关转换 ,提高了选择器工作速度 .芯片通过功能测试验证 ,数据速率可达到 2 4Gbit/s.

SDF-1／CXCR4对脐血AC133^＋细胞趋化功能的影响

本研究探讨SDF1/CXCR4系统在脐血AC133+细胞趋化中的作用。用跨膜迁移实验(Transwell实验)确定SDF-1最佳趋化浓度,采用双色直接免疫荧光标记法和流式细胞仪测定脐血AC133+细胞表面CXCR4表达水平,并评价SDF-1最佳趋化浓度条件下细胞迁移率。结果发现,随着SDF-1浓度的增加,新鲜脐血AC133+细胞迁移率升高,但SDF-1浓度达到150ng/ml时迁移率趋于平稳;当CXCR4阻断型抗体作用后,迁移率与未加SDF-1组无差异。重组人造血生长因子组合SCF、FL、TPO体外培养AC133+细胞时,在培养的早期趋化因子SDF-1受体CXCR4的表达升高,同时迁移率也升高,但随着培养时间的延长,CXCR4表达量渐渐降低,迁移率随之降低。结论:AC133+细胞趋化率与CXCR4表达量间存在相关性。

0.18μm CMOS10Gb/s4:1复接器集成电路设计

本文主要介绍采用 0 18μmCMOS工艺设计用于光纤传输系统的 4∶1复接器。该复接器采用树型结构源级耦合逻辑 (SCFL)电路实现 ;仿真结果显示 :速度达到 12 5Gb/s ,功耗小于 40 0mW ;版图设计使用Cadence软件完成 ,其面积为 2 4平方毫米 ;

0.18μmCMOS 10 Gbit/s分接器设计

分析了分接器的电路原理及系统结构 ,通过比较 ,给出了最优的实现方案。使用TSMC 0 .18μmCMOS工艺设计出了速率为 10Gbit/s的分接器。简要介绍了单元电路的电路结构 ,给出了仿真结果和版图。芯片的电源供电电压为 1.8V ,功耗为 4 0 0mW。

用于12.5Gbit/s SerDes系统锁相环倍频器设计

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。

10Gbit/s0.18μmCMOS光纤通信用数据判决电路设计

介绍了采用TSMC公司 0 .18μmCMOS工艺设计速率为 10Gbit/s的数据判决电路 ,分析了数据判决电路的系统结构以及单元电路结构 ,给出了仿真结果。该电路采用 + 1.8V电源供电 ,功耗为 10 2mW ,5 0Ω负载上单端输出摆幅 4 0 0mV。整个芯片面积为 0 .80mm× 1.0 5mm。

具有90°可调移相的万兆以太网数据判决芯片设计

介绍了用法国OMMIC公司 0 2 μmGaAsPHEMT工艺设计的具有 90°可调移相的万兆以太网数据判决芯片的模块及单元电路的结构 ,给出了仿真结果及版图 ,最后给出分析和结论 .该芯片的判决电路采用SCFL (源级耦合晶体管逻辑 )的D触发器结构 ,根据矢量叠加原理设计 ,采用差动电流放大器构成可调移相器 .该芯片可直接用于万兆以太网IEEE 80 2 3ae中 10GBASE R和 10GBASE W的物理媒介配属层的时钟数据恢复模块中 .

基于0.25μmCMOS工艺的1.25Gb/s1∶10分接器设计

介绍一种用于千兆以太网的1.25Gb/s分接器电路。该电路实现了1路1.25Gb/s高速差分数据到10路125Mb/s低速并行单端数据的分接功能。电路采用树型分接器结构进行设计,包含一个高速1∶2分接器电路和两个低速1∶5分接器电路。芯片采用台湾TSMC的0.25μm混合信号标准CMOS工艺进行设计,后仿真结果表明,所设计电路完全达到了千兆以太网的系统要求,可以工作在1.25Gb/s的数据速率上。

半速率时钟10Gb/s光纤传输用2∶1复接器设计

介绍了使用 0 2 μmGaAsHEMT工艺设计的一个 1 0Gb/s以上的光纤传输用2∶1复接器。该复接器使用了半速率时钟的结构。为了减小功耗 ,设计时使用了 3 3V的电源 ,并对每个单元进行了优化。整个芯片的功耗约为 460mW。测试结果显示 ,该电路可以工作在 1 0Gb/s以上的数据速率。

隐性与显性:从中西美学看林语堂的英译《浮生六记》

中西美学观的主要差异是中国美学讲究“含蓄”,而西方美学崇尚“外显”。从语汇、句法和语篇三个层面来分析林语堂英译作品《浮生六记》中的隐性与显性现象,指出译者在汉英翻译实务中要重视言简意赅及衔接连贯手段的合理使用。

超高速0.18μm CMOS复接器集成电路设计

介绍了一种超高速4∶1复接器集成电路。电路采用0.18μm CMOS工艺实现,供电电源1.8 V。电路采用源极耦合场效应管逻辑,与静态CMOS逻辑相比具有更高的速度。为了避免高速时序电路中常见的时钟偏差,在时钟树中放置了缓冲器。在设计中采用有源电感的并联峰化技术有效地提高了电路工作速度。仿真结果表明最高速度可达13.5 Gbit/s,电路功耗约313 mW,复接器芯片面积约0.97×0.88 mm2。

GaAs ASIC标准单元库建库技术研究

介绍了 Ga As ASIC标准单元库构成、分类和特点。说明了标准单元库的噪声容限、瞬态特性和单元扇出能力的描述方法。

从目的论看《浮生六记》两个译本在翻译中的语用显化

翻译是一种人类活动,也是一种有目的的行为,翻译目的在整个翻译过程中骑着决定的作用,而批判一篇译文的好坏在于看其是否"充分"地实现了翻译目的,这是翻译目的论的基本观点。本文以目的论作为理论基础,通过分析《浮生六记》两译本存在的显化现象,发现这两种译本在对隐含文化信息进行语用显化处理方式有所不同。之所以出现这种差异主要因为译者受到了各自翻译目的的影响,不同的翻译目的使他们在语用显化方面做出了不同的选择。