一种基于SCL结构的差分型PFD

提出一种差分型鉴相/频器(PFD),此鉴相/频器可以大幅度降低死区现象,并且可以避免UP和DN信号同时为逻辑高电平,从而减小电荷泵电流失配对整个环路的影响,降低环路的假频效应.这种差分型PFD在高速、低抖动、低假频PLL中有着广泛的应用.该电路基于Chartered0.25μmCMOS工艺,并用Hs-pice进行仿真,仿真结果表明,该PFD死区小于20ps,并且可以大大降低VCO控制电压的纹波.

低抖动的鉴频鉴相器设计

提出一种SCL结构差分型鉴频鉴相器(PFD),这种鉴频鉴相器能大幅度降低鉴相死区,而且具有噪声低、速度快等优点.这种差分型PFD在高速、低抖动、低噪声PLL中有着广泛的应用.该电路基于chartered 0.35μm CMOS工艺,并用MENTOR eldo进行仿真,仿真结构表明,该PFD死区只有0.03ns.并且可以大大降低VCO控制电压的波纹.