利用FPGA实现SDRAM控制器的设计

介绍了SDRAM的工作原理和使用方法。以一个数据通信中实际使用的SDRAM控制器为例,设计了用可编程逻辑器件(FPGA)实现SDRAM控制器的方法,给出了具体实现时需要注意的地方。

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。

高速SDRAM控制器的嵌入式设计

为适应高数据吞吐速率的应用场合,在分析同步动态随机存储器(SDRAM)控制器工作原理的基础上,研究支持高数据处理效率可连续读写操作的存储控制算法。利用现场可编程门阵列设计SDRAM嵌入式存储控制器,采用CMD命令形式,根据猝发长度分配连续读写延时,通过数据通道控制与读写操作协同工作提高数据处理效率。测试结果表明,该控制器运行频率高于100 MHz,数据处理效率大于95%,适用于视频采集数据缓存及大型LED显示控制中。

大面阵CCD图像实时显示系统中的SDRAM控制器设计

在分析了同步动态随机存储器(SDRAM)的存储原理之后,针对大面阵CCD图像实时显示系统中的数据缓存问题,应用参数化设计思想,采用VHDL硬件描述语言在Xilinx公司的ISE开发环境下设计了一种较为通用的、接口简单的SDRAM控制器,并成功运用在大面阵CCD图像实时显示系统中,很好地完成了图像的存取任务。

基于FPGA的SDRAM控制器设计

介绍了SDRAM的结构和控制时序特点 ,以及基于FPGA的SDRAM控制器设计的关键技术 ,并引入仲裁机制 ,从而实现了快速高效地控制SDRAM。

SDRAM及其可编程逻辑器件控制

对计算机内存 SDRAM的内部结构 ,主要信号及其时序控制作了详尽的介绍。提出了用可编程逻辑器件作为逻辑控制芯片对内存条进行控制 ,从而使在工程项目中使用计算机内存条成为可能 ,为需要大容量高速存储器的电子设计提供了一种新的思路。

视频解码器验证板的DDR SDRAM控制器的实现

DDR SDRAM是一种大容量,高速度的同步动态存储器,但是由于其对同步性的要求以及需要由控制字来控制的特点使得他与系统之间必须有一个接口来实现时钟同步和对DDR SDRAM进行控制。介绍了在用硬件实现H.264协议解码部分的FPGA验证中的DDR SDRAM控制器的实现。提出了一种适用于多用户访问的DDR SDRAM控制器的设计方案,为快速访问大容量存储器的电路设计提供了新的思路。

基于ANSYS的DDR4 SDRAM信号完整性仿真方法研究

半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整性仿真方法。利用IBIS 5.0模型中增加的复合电流(Composite Current)、同步开关输出电流等数据,对DDR4 SDRAM高速电路板的信号完整性进行更准确的仿真分析。仿真结果表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise,SSN)都得到明显改善;在不加去耦电容的情况下,将输入信号由PRBS码换成DBI信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。

SDRAM在指纹处理模块中的应用

SDRAM是一种具有同步接口的高速动态随机存储器,它与DSP相结合运用在指纹图像处理中,提高了指纹图像处理的速度.但SDRAM与DSP的输出信号不同,故需加以接口电路.本文利用现场可编程门阵列(FPGA),设计实现TMS320C5402与SDRAM接口电路,使SDRAM在指纹处理模块中充分发挥了数据缓存的作用.

基于FPGA和DDR3 SDRAM的高精度脉冲发生器设计与实现

文章介绍了一种基于现场可编程门阵列(field-programmable gate array,FPGA)和第三代双倍速率同步动态随机存储器(third generation of double-data-rate synchronous dynamic random-access memory,DDR3 SDRAM)的1 ns精度脉冲发生器的实现方案。该设计在提高精度和增加指令存储空间的同时,兼顾了2 ns精度脉冲发生器多通道、可编程、可与外部时钟同步等特点。最后,通过金刚石中的氮-空位(nitrogen-vacancy,NV)电子自旋拉比振荡实验验证了1 ns精度脉冲发生器相对于2 ns精度脉冲发生器的优越性。

与高性能处理器保持高速同步的SDRAM

今天,高性能的CPU要求的数据速率超过了常规DRAM技术支持的极限。通过各种优化技术,我们能在一定范围内提高现有DRAM的速度和吞吐量。但当内存总线的速度超过50MHz时,就需要新的内存器件技术了。许多专家都一致认为同步DRAM(SDRAM)

面向高性能众核处理器的超频DDR4访存结构设计

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写信号波形良好,支持信号超频可靠传输,标称2666 Mbps的DDR4存储颗粒可以在3000 Mbps速率下长时间稳定运行。已在神威E级原型机等多台套大型计算装备研发中得到规模化推广应用,产生了良好的技术效益。

基于FPGA技术的DRAM分时存取方法

介绍了一种基于现场可编程技术对DRAM进行读写和刷新操作的方法,根据现场可编程器件设计的特点,结合DRAM读写和刷新时序的要求,提出了同步化操作DRAM的思想,给出了具体同步化操作DRAM的实现方法,针对现场可编程器件设计中经常有多模块同时存取DRAM芯片的需求,提出了对DRAM芯片进行分时存取的方法,讨论了该方法的实现机制,结合具体的项目设计,给出了分时存取方法的关键时序,避开了复杂的DRAM控制器,节省了设计资源,简单方便地解决了DRAM操作的仲裁问题。

基于S3C4510B网络处理器的系统设计

基于ARM内核的32位嵌入式系统,目前已经占有75%以上的32位RISC嵌入式产品市场,在低功耗、低成本的嵌入式应用领域确立了市场领导地位。因此,有必要掌握基于ARM内核的嵌入式系统的开发。文中主要介绍基于S3C4510B的硬件系统的详细设计步骤、实现细节、硬件系统及软件系统的调试方法等,通过对S3C4510B的分析,能够对嵌入式系统开发有初步的了解。

基于ACEX1K50的HIRFL-CSR同步处理器设计

同步处理器是兰州重离子加速器冷却储存环(HIRFL-CSR)同步系统的核心部件,是HIRFL-CSR控制系统的最高指令单元和定时单元,对定时的精确性要求在ns级,且对运行的稳定性要求也非常高。本文详细介绍了在ACEX1K50芯片上采用硬件描述语言(VHDL)实现同步处理器的主要功能模块的方法及采用的关键技术,给出了事例发送测试结果和实际应用情况。

超高速光纤通信数据采集系统

以10 Gb/s速率为例,介绍了超高速光纤通信信号接入系统的设计和实现。本文分别从总体设计、硬件实现及软件实现三个方面进行描述,并着重介绍了系统重点环节信号的接收和外接存储体设计,其中接收部分主要由光电转换模块与FPGA(Field programmable gate array)完成,外接存储体主要由DDR SDRAM构成。最后给出了光数据采集系统的测试方法和实验结果,结果证明系统完全可以实现10 Gb/s速率以下的光数据接入采集。

高速大容量FIFO的设计

为了解决标清数字视频的帧同步器中的帧缓冲器设计问题,文中描述了一种可以支持实时数据流处理的高速大容量FIFO设计方法。该方法用SDRAM做为存储体,用FPGA设计双口SDRAM状态机控制SDRAM工作,并在FPGA内部实现数据接口同步,对数据流进行流水线式处理,完成数据的无缝缓冲,保证输入输出数据流的连续性。通过下载调试,该FIFO设计方法可用做视频帧同步器中的帧缓冲器。

行波故障定位系统中数据采集卡的设计与实现

提出一种用于行波故障定位系统的高速、高精度、多通道同步数据采集卡的设计和实现方法。首先给出了采集卡的总体结构及工作原理,然后详细介绍了采集卡硬件和软件的设计和实现思路。硬件以现场可编程门阵列(field programmable gate array,FPGA)为中央处理器,以高速、高精度、低功耗的模数转换器为信号转换单元,配备先进先出高速缓存,同步动态随机存储器和全球定位系统同步时钟接收模块。软件主要包括FPGA编程和外部设备互连PCI总线驱动程序。该采集卡能实现每路100 MHz的采样速率和16位高精度3路模拟输入的同步采集,并为采集的数据附加时标,可有效解决故障行波的高速、高精度数据采集问题。

视频图像采集及网络传输系统的设计

为满足特殊行业对高分辨率视频监控的需求,设计一种基于FPGA(Field Programmable Gate Array)的视频图像采集及网络传输系统。采用IIC(Intel-Integrated Circuit)协议,利用FPGA实现对图像传感器寄存器的配置,图像传感器输出分辨率为1 024×768、帧率为8 Hz、16位数字YCbCr的视频信号至FPGA,FPGA对接收的视频信号按照4 Hz的帧率进行采样存储。采用DDR SDRAM存储器作为帧缓存,接收的视频信号通过FPGA内部的以太网控制器模块打包成以太网数据帧格式,通过物理层芯片接口模块发送到外部物理层芯片,图像传感器采集的视频数据可通过以太网进行远距离传输。该系统设计采用VHDL(Very-High-Speed Integrat-ed Circuit Hardware Description Language)语言实现,并在Xilinx FPGA上验证。验证结果表明,该系统可有效传输高分辨率视频图像。