MPC8280集成的SDRAM存储控制器设计

介绍了NXP公司PowerQUICC II系列MPC8280处理器集成的SDRAM存储控制器的工作原理和工作模式,并在某国产化8280嵌入式系统开发板上,利用SDRAM存储控制器对4片SDRAM芯片进行读写操作。实际操作结果表明,该国产化8280处理器SDRAM存储控制器功能正常,可以访问SDRAM外设存储器。

高速图像存储系统中SDRAM控制器的实现

SDRAM作为大容量存储器在高速图像处理中具有很大的应用价值。但由于SDRAM的结构和SRAM不同,其控制比较复杂。文章详细介绍了SDRAM存储器的结构、接口信号和操作方法,以及SDRAM控制器的设计方法。结合实际系统,设计给出了使用FPGA实现SDRAM控制器的硬件接口,在Altera公司的主流FPGA芯片EP1C6Q240C8上,通过增加流水级数和将输出触发器布置在IO单元中,该控制器可达到185MHz的频率。

SDRAM视频存储控制器的设计与实现

提出了一种3DDCT视频压缩核的SDRAM接口存储器控制模块实现方案。该方案利用状态机完成SDRAM接口信号编码以及缓冲数据接口的FIFO操作。

一种带Cache加速的HyperRAM控制器设计与验证

针对目前可穿戴设备上对存储设备性能要求高、体积小、功耗低等问题,在FPGA上实现了一款可拓展的高性能HyperRAM控制器,并引入Cache缓存加速设计,以提高对频繁访问数据的命中率和优化存储器访问模式,实现更高速的数据传输和优化的系统性能。运用UVM验证方法学和FPGA进行验证,结果表明,带有Cache缓存的HyperRAM控制器相较于普通HyperRAM,在读写连续地址时性能提高61%,并具有较好的可靠性与有效性,可为嵌入式系统提供高效、灵活的存储器解决方案。

高速采样存储中DDR2 SDRAM控制器的设计分析

通过比较,说明了二代双数据速率动态随机存储器(DDR2 SDRAM)的优势与特点。结合高速采样存储卡,介绍了板卡和存储控制器的硬件设计方案,重点阐述了关键技术和设计实现方法。对照时序仿真结果介绍了存储控制器的控制过程。最后总结了控制器模块达到的性能。

基于GB/T 18336在存储控制器领域的测评探索与应用

GB/T 18336《信息技术安全技术信息技术安全评估准则》对信息技术产品整个生命周期进行全面的安全评估和测试,提供了一个科学、客观、权威的信息技术产品安全评价方法。通过验证产品的保密性、完整性和可用性程度,确定产品是否足够安全,以及在使用中可能隐含的安全风险是否可容忍,产品是否满足相应评估保障级的安全要求。2022年1月,合肥大唐存储科技有限公司(以下简称“大唐存储”)的一款“存储控制器芯片DSS510”产品在中国信息安全测评中心(以下简称“测评中心”)正式通过了国内现行商用安全最高等级-EAL5+安全测评,该测评依据国家标准《信息技术安全技术信息技术安全评估准则》(GB/T 18336-2015)开展,该产品也是目前存储行业的全国首例且唯一通过EAL5+的存储控制器芯片。

超融合存储控制器数据分布与捕获技术

为提高存储控制器数据捕获精度和速度,在超融合架构下研究了存储控制器数据捕获技术,根据存储控制器数据特征量提取结果对数据进行模糊分区调度和高阶统计量分析,并对影响数据捕获的干扰因素进行滤除,实现了存储控制器数据高效、准确捕获。最后对优化前后的存储控制器数据捕获技术的应用效果进行了仿真分析,测试结果表明优化后的存储控制器数据捕获技术无论是在数据辨识精度,还是数据捕获精度方面都优于优化前的数据捕获技术,可以实现数据高效精准捕获。

超融合存储控制器数据分布与捕获技术

为提高存储控制器数据捕获的精度和速度,在超融合架构下研究了存储控制器数据捕获技术,对优化前后的存储控制器数据捕获技术的应用效果进行仿真分析。测试结果表明,优化后的存储控制器数据捕获技术无论是在数据辨识精度还是数据捕获精度方面都优于优化前的数据捕获技术,可以实现数据的高效精准捕获。

SDRAM控制器的设计与VHDL实现

介绍了SDRAM的存储体结构、主要控制时序和基本操作命令,并且结合实际系统,给出了一种用FPGA实现的通用SDRAM控制器的方案。

地震数据采集中基于FPGA的多DDR SDRAM控制器设计

实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标.

用于HDTV视频解码器的高性能SDRAM控制器

该文提出了一种适用于HDTV视频解码器的高性能SDRAM控制器。通过为SDRAM控制器设置多个端口并集成仲裁功能,该SDRAM控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的SDRAM控制器内建流水线式的地址和数据路径,配合SDRAM本身流水处理指令的特性,能够无延时地处理各个端口上的存储器访问请求,从而降低了对片上缓存的需求。仿真综合结果表明,该文设计的SDRAM控制器满足HDTV解码的性能要求,且与总线+DMA结构相比,片上缓存容量减少了约70%。

基于FPGA的SDRAM控制器的设计和实现

为扩展TS-101处理器的外部SDRAM存储空间,提出一种基于FPGA的SDRAM控制器的实现方法。分析了所用SDRAM的特点、原理,介绍了SDRAM控制器的组成框图及各模块功能,给出了读写SDRAM的时序图以及SDRAM存储板的性能参数。FPGA中采用了模块化设计方式,该设计将TS-101处理器的外部SDRAM存储空间扩展至512Mbyte。

DDR2 SDRAM控制器的设计与实现

本文介绍了DDR2SDR AM的基本特征,并给出了一种DD R2SDRAM控制器的设计方法,详述了其基本结构和设计思想,并使用Altera公司的FPGA器件Stratix EP2S30F672C3进行了实现和验证,同时给出了设计与实现中应注意的若干问题。

基于FPGA的多端口存储控制器设计

由于FPGA内部存储资源有限,通常需要使用外部扩展存储器,针对目前广泛应用的DDR2 SDRAM存储器,采用模块化方法设计了多端口存储控制器,详细介绍了控制器、仲裁器、译码器等关键模块的设计,并在开发板上进行了实现和测试,实验结果表明其有效带宽可达2.6 GB/s。

基于FPGA的DDR3 SDRAM控制器设计及实现

DDR3 SDRAM是第三代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。文中介绍了DDR3的特点和操作原理,以及利用MIG软件工具在Virtex-6系列FPGA中实现DDR3 SDRAM控制器的设计方法,并进行硬件测试。验证了DDS3控制器的可行性,其工作稳定、占用资源少、可植性强等。

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。

基于WISHBONE的可兼容存储器控制器设计

随着近年来高速计算机的快速发展,人们对存储器频宽及性能的要求越来越高。作为第2代DDR存储器的DDR2SDRAM具有高速、低功耗、高密度、高稳定性等特点,在未来的一二年里,它将逐步取代DDRSDRAM而成为内存的主流。尽管DDR2的地位正在不断上升,但DDR仍是当前流行的高速存储器。该文通过对这两种存储器的分析比较,基于WISHBONE总线,提出并实现了一种可兼容DDR与DDR2存储器的控制器。

基于SDRAM大容量缓存FIFO控制器的设计与实现

数据通过采集模块后需要进行缓存,然后再通过DMA写入上位机,SDRAM存储容量大,符合大批量数据的存储,FIFO可以在不同的速率下读写数据,根据两者的优势,本设计是基于SDRAM控制器实现的大容量缓存FIFO;系统中FPGA采用Altera公司的CycloneII:EP2C35F484I8,使用verilog语言实现,通过Quartus11.0编译、综合、布线后,时钟能够达到100 MHz;设计通过了仿真与验证,在仿真验证下,此大容量FIFO存储速率达到43.6 MByte/s;设计已经成功用于实际环境中,输入输出时钟完全不确定的情况下,SDRAM的最低利用率是43%,在时钟相差小的情况下,利用率可以达到100%,符合系统设计需要。

基于DDR SDRAM控制器时序分析的模型

定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。