DDR2 SDRAM控制器接口的FPGA设计及实现

DDR2 SDRAM是第二代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用;DDR2芯片的控制较为复杂,为了解决DDR2芯片的驱动及功能验证问题,在介绍了其特点和工作机制的基础上,提出了一种简化的工作流程图,进而给出该控制器的总体设计、FPGA器件的引脚分配及验证方法;其中验证方法采用Verilog HDL,硬件描述语言构建了DDR2控制器IP软核的测试平台,通过ModelSim软件对DDR2仿真模型测试无误后,再使用QuartusII软件的嵌入式逻辑分析仪工具SignalTap II抓取FPGA开发板实时信号;开发板上的验证结果表明:DDR2芯片初始化成功;其引脚上有稳定的读写数据;在双沿时钟频率200 MHz下,写入数据和读出数据一致。故DDR2控制器设计达到要求,且控制器接口简单、工作稳定、移植性强。

EPON ONU系统上行链路中存储机制的设计与实现

介绍了WISHBONE互连结构和EPONONU的上行传输机制,以及存储机制在上行链路中所起的作用。详细说明了如何运用WISHBONE互连结构实现符合EPON上行传输特点的存储机制,并从中实现各模块速率匹配的目的。实验结果显示本设计的极限速度可达85MHz,满足系统的需求。