基于SDSoC散列函数改进的互联网信息安全技术研究

利用SDSoC技术,对传统的散列函数(Hash Function)算法进行改进,提出了基于SDSoC技术的信息加密算法优化模型,将基于传统硬件的散列函数算法与基于SDSoC技术的AES算法进行对比.结果表明,基于传统硬件的散列函数算法吞吐量较低,而基于SDSoC的AES算法吞吐量较高;当时钟周期为ap_clk、目标运行时间为Target、评估运行时间为Estimated以及误差范围时间为Uncertainty时,传统散列函数算法的运行时间大致处于8.17±1.26 ns范围,而基于SDSoC的AES算法运行时间介于8.11±1.20 ns范围,改进后的算法执行速度有较大提升.改进后算法资源利用率显著高于传统算法,能够很好地提升算法的性能,综合性能较高.

机器视觉中边缘检测算法的SDSoC加速实现

针对机器视觉图像处理中边缘检测算法要求越来越高的实时性,提出使用SDSoC加速实现机器视觉中的边缘检测算法。基于SDSoC开发环境,选用ZC706作为开发平台对Canny边缘检测和Sobel边缘检测进行加速。SDSoC环境支持处理器系统(Processing System,PS)和可编程逻辑(Programmable Logic,PL),根据PS和PL的特性,将两种边缘检测算法中的模块分配在各自适用的硬件架构上运行,即在PS端使用优化的数据分配方法,在PL端使用缓冲区结构及优化指令。实验结果表明,对于512×512的图像,Canny算法用时4.61 ms,Sobel算法用时3.20 ms,满足了机器视觉算法实时性的要求。

基于SDSoC的SIFT特征点检测

为了在嵌入式机器视觉处理系统中能够快速提取图像的特征点,完成图像匹配与物体识别等操作,提出了一种在全可编程器件上实现的SIFT(Scale Invariant Feature Transform)算法。该算法使用SDSoC开发环境,采用PS(Processing System)和PL(Programmable Logic)协同开发策略,通过流水线优化、软硬件并行和重构算法顺序等方法对算法进行优化。对多幅QVGA分辨率图像进行了处理,结果表明软硬件协同开发的策略能够有效提高算法性能,同时能保留较多特征点。该算法生成的特征点在尺度变换、旋转和缩放的情况下均能得到良好的匹配效果。与现有使用软件实现的SIFT方案相比,具有一定的实时性,满足了在嵌入式领域的应用需求。

Xilinx全可编程SDSoC开发环境将用户群拓展至更广阔的系统及软件工程师社区

对于一家企业来说,如何快速的将产品推向市场,保持持续性的创新和产品的差异化,从而满足用户千变万化的需求,是确保企业持续获利并在激烈的市场竞争中立于不败之地的制胜法宝。为实现投资回报最大化,设计团队必须精心选择实现产品差异化的方法,同时满足日益增长的市场需求和严苛的成本目标要求。

面向全可编程SoC和MPSoC的SDSoC开发环境

SDSoC开发环境作为赛灵思SDx系列开发环境的第三大成员,让更广阔的系统和软件开发者群体也能获益于＂全可编程＂SoC和MPSoC器件的强大优势。SDSoC环境可提供大大简化的类似ASSP的编程体验,其中包括简便易用的Eclipse集成设计环境（IDE）以及用于异构Zynq全可编程SoC和MPSoC部署的综合开发平台。

利用SDSoC设计环境开发All Programmable逻辑

传统的All Programmable Zynq SoC开发流程,把设计划分为处理器系统和可编程逻辑两大部分。Zynq是一种复杂的异构系统,将先进的ARM双核Cortex（TM）-A9处理系统与可编程逻辑完美结合在一起。该可编程逻辑不仅提供传统的触发器和查找表,还提供Block RAM和分布式RAM、DSP Slice、PCIe端点和千兆位级收发器。用户需要开发环境才能充分利用处理器和可编程逻辑提供的功能。

基于卷积神经网络图像识别算法的加速实现方法

针对当前卷积神经网络算法日趋复杂,基于通用处理器的软件实现方案运算性能难以满足实际应用实时性要求,而基于GPU的实现方案则存在高能耗、无法应用于嵌入式系统等问题,本文提出了一种使用高层次综合(HLS)实现的基于FPGA卷积神经网络加速器设计方案,采用SDSoC开发环境,在实现所需性能的同时节省了大量开发时间,实验结果表明,在输入图像为64*64*3情况下,本文提出的软硬件协同设计方案识别速度达到1. 86ms,相比CPU实现方案的识别速度266ms,加速比可达143,节约了88倍功耗。

引导滤波的软硬件协同加速器设计与实现

引导滤波算法被大量用于图像处理领域中,在去雨雪、去雾、前景提取、图像去噪、图像增强、级联采样等方面有很好的处理效果。但是对于实时应用,软件实现难以满足需要。提出了在SDSoC环境下利用软硬件协同开发策略实现引导滤波硬件加速。通过在SDSoC开发环境中调试C语言代码实现引导滤波算法,并将其中影响性能的函数用Xilinx公司开发的Zedboard开发版硬件实现。在设计中,采用了流数据的方法、PS(Processing System)端和PL(Programmable Logic)端协同开发策略,以及软硬件并行、流水线优化等优化方法,提高了加速器的整体性能。实验结果表明,提出的软硬件协同的引导滤波加速器加速比可达16。

基于FPGA的快速樱桃缺陷检测与识别系统设计

为使樱桃缺陷检测与识别系统满足实时性的要求,提出以卷积神经网络模型为基础,使用SDSoC开发平台,完成FPGA对樱桃缺陷进行快速检测与识别系统的设计。通过优化数据传输,复用网络模型中通用矩阵乘法函数(GEMM)和对卷积操作进行并行化设计,实现PL端硬件加速。利用SDSoC平台,在PS端使用高级语言映射卷积神经网络模型,在实现所需性能的同时大量节省了开发时间。结果表明,与纯软件方式相比,基于Zynq7020硬件开发平台,速度提高了2.19倍以上,与CPU平台相当。

基于软件定义片上可编程系统的卷积神经网络加速器设计

针对图像识别领域卷积神经网络(convolutional neural network,CNN)的计算需求,根据CNN的结构特点,设计出一种基于软件定义片上可编程系统(software defined system on chip,SDSoC)的加速器。首先通过修改CNN网络结构文件,选用修正线性单元(rectified linear unit,ReLU)作为激励函数,在虚拟机上训练出卷积神经网络的参数。最终完成一种占用硬件资源少,图像识别时间短和精度高的CNN硬件加速器。实验结果表明,与传统的CPU对比其识别精度提高至80%以上,消耗仅占其4.16%,识别时间从通用CPU的十几秒缩短至毫秒。资源消耗与识别时间都得到了很大程度的降低,为进一步加速提供了参考价值。