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一种集成DFE和CDR的56 Gbit/s PAM-4 SerDes接收机设计
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作者 郭嘉乐 张长春 +1 位作者 张翼 王静 《微电子学》 CAS 北大核心 2024年第3期450-457,共8页
基于65 nm CMOS工艺设计了一款1/4速率56 Gbit/s PAM-4 SerDes接收机,该接收机集成了可变增益放大、连续时间线性均衡(CTLE)、判决反馈均衡(DFE)、自适应阈值电压跟踪和无参考时钟数据恢复(CDR)等电路。可变增益放大技术被用来对接收信... 基于65 nm CMOS工艺设计了一款1/4速率56 Gbit/s PAM-4 SerDes接收机,该接收机集成了可变增益放大、连续时间线性均衡(CTLE)、判决反馈均衡(DFE)、自适应阈值电压跟踪和无参考时钟数据恢复(CDR)等电路。可变增益放大技术被用来对接收信号进行幅度调节;CTLE和2抽头DFE被用来进行信道畸变补偿;自适应阈值电压跟踪技术用来确定最优的PAM-4信号判决电平;无参考时钟CDR技术则在无外部参考时钟的前提下,被用来产生最佳判决时钟,同时基于边沿检测技术有效降低了PAM-4信号非对称电平转换引起的时钟抖动。后仿真结果表明,在1.2 V电源电压下,所设计的PAM-4接收机能够实现6.75~20.75 dB的可调增益范围和高达16 dB@14 GHz的信道高频衰减补偿,且在16.1 dB@14 GHz信道下,CDR提取出的7 GHz时钟抖动峰峰值为7.21 ps。工作于56 Gbit/s速率下,接收机功耗为227 mW,能效为4.05 pJ/bit。 展开更多
关键词 四电平脉冲幅度调制 serdes接收机 判决反馈均衡器 时钟数据恢复 阈值电压跟踪
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56 Gbit/s低功耗分数间隔FFE PAM4 SerDes发射机设计
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作者 王新武 张长春 +1 位作者 张翼 王静 《微电子学》 CAS 北大核心 2024年第2期235-242,共8页
采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) SerDes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功... 采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) SerDes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功耗;采用一种分数型前馈均衡技术,获得了超出奈奎斯特频率点的频率补偿峰值,从而扩展频率补偿范围,使输出信号能更好地适应信道。此外,采用带预充电结构的4∶1并串转换器,减小电荷共享效应对电路的影响。仿真结果表明,在1 V电源电压下,整体电路能实现56 Gbit/s PAM4输出信号,输出眼图清晰,且获得电平失配率为93.1%的高线性度,输出摆幅达到480 mV,功耗为75 mW。 展开更多
关键词 四电平脉冲幅度调制 无锁存并串转换 分数型前馈均衡 高线性度 serdES
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车载SerDes传输性能快速检测实现方案
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作者 邵金兵 《电子质量》 2024年第8期22-29,共8页
图像感知系统与图像显示系统与人类视觉功能接近,容易被人们所接受。在车载ADAS/ADS中,图像感知系统与图像显示系统得到广泛的应用。高清数字摄像头和高清显示设备的应用,催生了新的高速链路传输技术,SerDes作为其中的佼佼者,被广泛采... 图像感知系统与图像显示系统与人类视觉功能接近,容易被人们所接受。在车载ADAS/ADS中,图像感知系统与图像显示系统得到广泛的应用。高清数字摄像头和高清显示设备的应用,催生了新的高速链路传输技术,SerDes作为其中的佼佼者,被广泛采用。芯片厂商提供了各种评价SerDes高速链路的传输性能的方案,其中Link Margin测试具有速度快,可操作性强,测试结果准确,容易实现现场测试等特点。介绍了一种简单易操作,可平台测试,也可实车测试的SerDes Link Margin测试方案。 展开更多
关键词 图像感知系统 图像显示系统 高级辅助驾驶系统/自动驾驶系统 serdES Link Margin测试 高速链路
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一种高速SerDes接收端自适应判决反馈均衡器设计
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作者 张帆 朱莹莹 《现代导航》 2024年第5期340-345,共6页
针对高速通信中背板信道非理想特性引入的码间串扰问题,提出了一种增益自适应判决反馈均衡器(DFE)设计方法。该方法采用半速率结构,可在提高码间抗串扰的同时适应高速传输要求。通过引入自适应反馈环路实现最小均方算法(S-SLMS),并根据... 针对高速通信中背板信道非理想特性引入的码间串扰问题,提出了一种增益自适应判决反馈均衡器(DFE)设计方法。该方法采用半速率结构,可在提高码间抗串扰的同时适应高速传输要求。通过引入自适应反馈环路实现最小均方算法(S-SLMS),并根据码间串扰大小自动调整抽头系数以达到最佳均衡效果;采用动态比较器对数据进行采样,在完成正确采样的同时引入尽可能小的延迟。采用5.4 Gbps输入信号进行仿真,结果表明,该均衡器可对加扰的输入信号正确恢复数据,恢复出的眼图宽度为0.91UI,成功消除了2个后标分量,有效消除了码间串扰,DFE整体电路功耗仅17.8 mW。 展开更多
关键词 serdES 接收端均衡器 高速串行接口 模拟集成电路
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基于EPON的SerDes差分信号完整性分析设计 被引量:4
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作者 倪芸 金鑫 姚晓东 《光通信技术》 CSCD 北大核心 2013年第9期59-62,共4页
为保证SerDes接口的差分信号完整性,在高速PCB硬件设计阶段,采用合理的差分传输架构并融入信号完整性分析和仿真技术。设计了EPON光模块LTB3421和TK3713之间的SerDes差分硬件电路,借助Cadence仿真工具,仿真分析差分传输中的共模串扰噪... 为保证SerDes接口的差分信号完整性,在高速PCB硬件设计阶段,采用合理的差分传输架构并融入信号完整性分析和仿真技术。设计了EPON光模块LTB3421和TK3713之间的SerDes差分硬件电路,借助Cadence仿真工具,仿真分析差分传输中的共模串扰噪声和差模信号眼图的信号完整性问题,实现SerDes接口电路的最优化设计。 展开更多
关键词 serdES 差分传输 信号完整性 EPON
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一种高速SERDES抖动容限的高效仿真验证方法 被引量:2
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作者 邵刚 田泽 +1 位作者 李世杰 吕俊盛 《计算机技术与发展》 2015年第7期217-220,共4页
文中针对高速SERDES总线接收端的验证提出了一种抖动容限验证方法,有效降低了流片风险。由于受温度、布线、信道寄生的影响较大,高速SERDES需要保证在恶劣信道,尤其是大的抖动干扰时仍能稳定工作,设计阶段对接收电路抗抖动特性的评估是... 文中针对高速SERDES总线接收端的验证提出了一种抖动容限验证方法,有效降低了流片风险。由于受温度、布线、信道寄生的影响较大,高速SERDES需要保证在恶劣信道,尤其是大的抖动干扰时仍能稳定工作,设计阶段对接收电路抗抖动特性的评估是一个复杂的验证过程,鲜有报道。文中基于对PCIE,SRIO,FC等信道和协议的研究,提出一种快速高效的RX端抖动容限的验证评估方法。经验证采用该模型能方便准确地评估RX的特性,经电路流片后,实际测试表明,采用该方法评估的抖动容限结果与测试结果精确符合,可在设计阶段显著优化RX的性能,并大幅降低流片的风险。 展开更多
关键词 serdES 抖动容限 验证 CDR 时钟恢复电路
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一种基于SerDes总线的机载雷达波控系统设计 被引量:1
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作者 胥志毅 徐弘毅 +1 位作者 邬天恺 郭敏敏 《电子测量技术》 北大核心 2021年第11期33-38,共6页
波控系统是相控阵雷达天线的一个重要的子系统。相控阵天线的波束合成、捷变以及赋形功能都需要由波控系统调度控制完成。传统波控系统由波控分机与波控单元的独立分级和模块组成,不能满足机载雷达空间尺寸小、速率要求高以及线缆布局... 波控系统是相控阵雷达天线的一个重要的子系统。相控阵天线的波束合成、捷变以及赋形功能都需要由波控系统调度控制完成。传统波控系统由波控分机与波控单元的独立分级和模块组成,不能满足机载雷达空间尺寸小、速率要求高以及线缆布局轻量化的要求。本文设计并实现了一种基于Serializer/Deserializer(SerDes)总线的波控系统,通过将各模块集成在天线阵面的内部的方式,减小了对体积与重量需求,在模块间使用SerDes总线作为数据传输链路,传输速率达到2Gbit/s的同时大大简化了芯线的连接。对系统/模块的设计、定时同步技术、高速链路设计方法与进行了阐述,最终的天线阵面性能测试结果验证了该系统的可实现性。 展开更多
关键词 波控系统 相控阵雷达 serdES 高速链路 定时同步
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自适应动态延时调整的SERDES技术在宽带数据传输中的应用 被引量:2
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作者 张峰 《电讯技术》 北大核心 2014年第4期468-471,共4页
针对宽带高速数传需求,提出了一种基于SERDES技术实现高速传输的解决方法。通过对串行器/解串器(SERDES)原理进行研究,提出了一种利用Idelay原语实现SERDES延时的自适应动态调整方法,可动态调整延时2.496 ns,解决了SERDES传输时固有的... 针对宽带高速数传需求,提出了一种基于SERDES技术实现高速传输的解决方法。通过对串行器/解串器(SERDES)原理进行研究,提出了一种利用Idelay原语实现SERDES延时的自适应动态调整方法,可动态调整延时2.496 ns,解决了SERDES传输时固有的相位漂移问题。实验结果表明,基于SERDES技术,可实现60个通路、每路850 Mb/s的传输速度,满足了项目需求,且易于移植,对于高速、多路数传系统设计有参考意义。 展开更多
关键词 机载设备 宽带数传 serdES Idelay原语 自适应动态延时调整
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一种SerDes集成与复用方法 被引量:1
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作者 胡孔阳 顾大晔 韩琼磊 《电脑知识与技术(过刊)》 2016年第7X期32-33,35,共3页
本文首先介绍了Cadence公司的SalvoPlus多协议SerDes的硬件结构与接口特性,SalvoPlus多协议SerDes PHY支持包括PCIe、SRIO、Ethernet、JESD204B在内的多种协议,其次介绍了SerDes与片上控制器进行系统集成的方法,最后介绍了复用多个控制... 本文首先介绍了Cadence公司的SalvoPlus多协议SerDes的硬件结构与接口特性,SalvoPlus多协议SerDes PHY支持包括PCIe、SRIO、Ethernet、JESD204B在内的多种协议,其次介绍了SerDes与片上控制器进行系统集成的方法,最后介绍了复用多个控制器的实现方案。 展开更多
关键词 serdES 多协议 片上集成 复用
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基于差分编码技术的12.5Gbit/s高速SerDes发射机 被引量:5
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作者 彭嘉豪 李儒章 +2 位作者 付东兵 丁一 杨虹 《微电子学》 CAS 北大核心 2021年第1期85-90,共6页
研究并设计了一种基于差分编码技术的12.5 Gbit/s高速SerDes发射机。该电路由并串转换模块、去加重控制模块和驱动模块组成。驱动模块采用电流模逻辑异或门结构,动态负载的加入可以在降低功耗的同时实现与传输线的阻抗匹配。首次提出在... 研究并设计了一种基于差分编码技术的12.5 Gbit/s高速SerDes发射机。该电路由并串转换模块、去加重控制模块和驱动模块组成。驱动模块采用电流模逻辑异或门结构,动态负载的加入可以在降低功耗的同时实现与传输线的阻抗匹配。首次提出在并串转换模块中加入差分编码电路的解决方案,以保证原码输出,从而使数据在发射机内完成差分编解码的过程。后仿真结果表明,发射机数据传输速度达到12.5 Gbit/s。此时发射机整体功耗为39 mW,输出总抖动为0.05 UI,远小于JESD204B标准所要求的0.3 UI。 展开更多
关键词 差分编码 高速serdes 电流模逻辑异或门 动态负载
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莱迪思半导体公司发布其业界最低功耗的10GBPS SERDES器件
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《半导体技术》 CAS CSCD 北大核心 2003年第8期77-77,共1页
关键词 莱迪思半导体公司 可编程serdES技术 serdES器件 光发送应答器
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PCI Express中2.5Gbps高速SerDes的设计与实现 被引量:4
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作者 王堃 许文强 马卓 《计算机工程与科学》 CSCD 北大核心 2009年第11期62-65,120,共5页
PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复... PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复CDR技术展开研究,采用基于锁相环结构的数据时钟恢复技术设计了一款2.5Gbps速率的高速物理层电路,并基于0.13μm CMOS工艺设计了版图实现。基于HSPICE的模拟结果表明,此设计完全满足了PCI Express的要求,其抖动的均方根值为1.51ps,峰峰值为8.14ps。 展开更多
关键词 PCI EXPRESS I/O serdES CMOS
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10GB/s高速SERDES电路的MUX/DEMUX设计 被引量:1
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作者 马鸿开 陈岚 刘力轲 《微电子学与计算机》 CSCD 北大核心 2007年第12期174-176,共3页
介绍了一种适用于高速串并转换电路(SERDES)的MUX/DEMUX,采用0.18μmCMOS工艺,数据传输速率达到10GB/s。该电路主要由锁存器、选择器和时钟分频器3个模块组成,采用1.8V电压供电,MUX和DEMUX功耗分别为132mW和64mW。
关键词 serdES MUX DEMUX 时钟分频器
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SERDES在冗余切换功能中的应用
14
作者 李向东 《产业与科技论坛》 2011年第5期100-100,110,共2页
文章讨论了如何利用SERDES在程控交换机公共控制单元的系统冗余切换功能中实现大量并行数据的传输,详细介绍了程控交换机公共控制单元利用SERDES进行大量并行数据传输的工作原理和具体实现过程以及实际应用中的注意事项。SERDES的应用,... 文章讨论了如何利用SERDES在程控交换机公共控制单元的系统冗余切换功能中实现大量并行数据的传输,详细介绍了程控交换机公共控制单元利用SERDES进行大量并行数据传输的工作原理和具体实现过程以及实际应用中的注意事项。SERDES的应用,大大提高了数据传输的可靠性和稳定性,从而使整个交换机系统的稳定性和工作效率显著提高。 展开更多
关键词 PBX serdES LVDS SSO噪声
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A Low Jitter Design of Ring Oscillators in 1.25GHz Serdes 被引量:1
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作者 肖磊 刘玮 杨莲兴 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2008年第3期490-496,共7页
A new configuration for delay cells used in voltage controlled oscillators is presented. A jitter comparison between the source-coupled differential delay cell and the proposed CMOS inverter based delay cell is given.... A new configuration for delay cells used in voltage controlled oscillators is presented. A jitter comparison between the source-coupled differential delay cell and the proposed CMOS inverter based delay cell is given. A new method to optimize loop parameters based on low-jitter in PLL is also introduced. A low-jitter 1.25GHz Serdes is implemented in a 0.35μm standard 2P3M CMOS process. The result shows that the RJ (random jitter) RMS of 1.25GHz data rate series output is 2. 3ps (0. 0015UI) and RJ (1 sigma) is 0. 0035UI. A phase noise measurement shows - 120dBc/Hz@100kHz at 1111100000 clock-pattern data out. 展开更多
关键词 serdES voltage controlled ring oscillator low jitter
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高速SerDes抖动成因及其测试方法分析 被引量:2
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作者 霍卫涛 邵刚 +1 位作者 李攀 李哲 《计算机光盘软件与应用》 2012年第2期67-68,共2页
高速SerDes(SERializer/DESerializer)设备在高速芯片I/O接口互联上已经占有统治性地位。然而随着串行链路速率不断提高,随之而来的抖动等因素对高速SerDes成品率构成极大威胁。本文首先对SerDes的结构进行介绍,然后对高速SerDes中信号... 高速SerDes(SERializer/DESerializer)设备在高速芯片I/O接口互联上已经占有统治性地位。然而随着串行链路速率不断提高,随之而来的抖动等因素对高速SerDes成品率构成极大威胁。本文首先对SerDes的结构进行介绍,然后对高速SerDes中信号抖动进行定性分析,最后提出了几种重要的SerDes测试方法,对高速Serdes的测试具有一定参考价值。 展开更多
关键词 高速serdes 抖动 眼孔 JITTER TOLERANCE AC参数
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一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现 被引量:3
17
作者 刘敏 郑旭强 +4 位作者 李伟杰 刘朝阳 徐华 张秋月 刘新宇 《微电子学与计算机》 2022年第11期102-109,共8页
介绍了一种基于4脉冲幅度调制(PAM4)SERDES接收机中的专用数字信号处理器(DSP),主要解决高速串行接口中在50~64 Gb/s的超高速传输速率和20~30 dB大幅度信道衰减下的数据恢复问题.该DSP的32路并行结构使系统能够处理50~64 Gb/s的高速数... 介绍了一种基于4脉冲幅度调制(PAM4)SERDES接收机中的专用数字信号处理器(DSP),主要解决高速串行接口中在50~64 Gb/s的超高速传输速率和20~30 dB大幅度信道衰减下的数据恢复问题.该DSP的32路并行结构使系统能够处理50~64 Gb/s的高速数据信号;同时,应用了16-tap的前馈均衡器(FFE),解决了20~30 dB大幅度信道衰减下的数据恢复问题;运用了最小均方算法(LMS)的自适应算法与FFE结合使用,使其能够在不同的信道衰减下都能够自适应的找到最佳的高频补偿并消除传输信道所产生的衰减影响和码间干扰(ISI)问题;同时,为解决传统判决反馈均衡器(DFE)在实现并行结构时带来的反馈环路的时序紧张问题,采用了预判决式结构改良的DFE,其级联在FFE后用来消除剩余的ISI并判决出正确数据信号从而配合FFE均衡恢复出原数据信号.该DSP架构在通过仿真验证后利用28nm CMOS工艺进行了加工制造,通过仿真验证和测试验证发现其能够在50 Gb/s的传输速率和20~30 dB信道衰减下达到良好的均衡效果.最终的DSP芯片面积为2.02 mm^(2),误码率最低到5.21e-9. 展开更多
关键词 serdES接收机 信道 数字信号处理器(DSP) 前馈均衡器(FFE) 最小均方算法(LMS)
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SFP光模块和4通道SerDes千兆以太网解决方案
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《世界电子元器件》 2002年第11期14-15,23,共3页
千兆以太网(GBE)是一种高速的,应用于局域网(LAN)的网络层和物理层规范.它由IEEE 802.3 2000版本规范所定义.
关键词 SFP光模块 4通道serdes 千兆以太网 HFBR-5701L/5710L HDMP-1687Quad-serdes
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高速SERDES的多板传输技术与SI仿真 被引量:12
19
作者 曹跃胜 胡军 刘烨铭 《计算机工程与科学》 CSCD 2008年第8期139-143,共5页
随着SERDES传输速率达到10Gbps,高速PCB上的信号传输尤其是多板间传输,已经成为高速设计的实现难点。高速PCB及其要素的设计、分析、仿真,以及高速传输链路的设计优化,是多板SERDES传输实现更高速率的关键。本文对高速串行SERDES的原理... 随着SERDES传输速率达到10Gbps,高速PCB上的信号传输尤其是多板间传输,已经成为高速设计的实现难点。高速PCB及其要素的设计、分析、仿真,以及高速传输链路的设计优化,是多板SERDES传输实现更高速率的关键。本文对高速串行SERDES的原理和架构进行了深入分析,研究了多板传输中影响信号完整性(SI)的关键因素和建模优化方法;最后,针对实验电路板建立了多板仿真模型,对实际的SERDES差分网络进行了仿真分析。 展开更多
关键词 传输线 特性阻抗 信号完整性 连接器 过孔 高速串行传输 IBIS SPICE 多板分析 电路仿真
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基于VMM统一验证平台的Serdes芯片验证 被引量:2
20
作者 张杰 孙立宏 《中国集成电路》 2012年第4期43-47,共5页
本文基于VMM验证平台,介绍了高速串行收发器芯片的验证方法。文章首先简要介绍了Serdes芯片和VMM验证方法,然后搭建了Serdes芯片的VMM统一验证平台,并从测试激励产生、寄存器读写控制、覆盖率自动统计、断言验证及覆盖率收敛等几个方面... 本文基于VMM验证平台,介绍了高速串行收发器芯片的验证方法。文章首先简要介绍了Serdes芯片和VMM验证方法,然后搭建了Serdes芯片的VMM统一验证平台,并从测试激励产生、寄存器读写控制、覆盖率自动统计、断言验证及覆盖率收敛等几个方面详细阐述了Serdes芯片的验证过程。最后给出了验证结果和测试报告。 展开更多
关键词 serdES VMM 断言验证 功能覆盖率验证
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