小面积高性能的SHA-1/SHA-256/SM3IP复用电路的设计

Hash算法的快速发展导致了两个问题,一个是旧算法与新算法在应用于产品时更新换代的问题,另一个是基于应用环境的安全性选择不同算法时的复用问题。为解决这两个问题,实现了SHA-1/SHA-256/SM3算法的IP复用电路,电路采用循环展开方式,并加入流水线的设计,在支持多种算法的同时,还具有小面积高性能的优势。首先,基于Xilinx Virtex-6FPGA对电路设计进行性能分析,电路共占用776Slice单元,最大吞吐率可以达到0.964Gbps。然后,采用SMIC 0.13μm CMOS工艺实现了该设计,最后电路的面积是30.6k门,比单独实现三种算法的电路面积总和减小了41.7%,工作频率是177.62 MHz,最大吞吐率达到1.34Gbps。

单向Hash函数SHA-256的研究与改进

对Hash函数SHA-256进行了研究,分析了SHA-256的算法逻辑,以及它所采用的压缩函数的构造,在此基础上研究设计了一个改进的Hash函数SHA-256,应用VC++开发工具对改进的Hash函数SHA-256完成了软件实现。利用理论分析和实现软件对字符串、文本文件进行Hash计算结果的比较,结果证实改进的Hash函数具有更好的非线性性、单向性、抗碰撞性、伪随机性和雪崩效应。

对SHA-256的初步统计分析

在SHA-256基本体制的基础上,利用统计推断和假设检验的方法对每一轮输出数据进行了0-1频率、0-1游程和0-1跟随优势方面的检测;并对每一轮的输出进行了二阶差分分析。在随机性方面验证了SHA-256安全性,同时也发现SHA-256的一些输出数据随机性并不是很好、不符合随机序列特性的一些地方,这些结果为进一步分析SHA-256算法、找到算法的漏洞奠定了基础。

SHA-224/256复用IP核的设计与实现

以SHA-224与SHA-256算法的相似性为基础,设计了一个可时分复用的SHA-224/256 IP核.该设计采用并行结构与流水线技术,在简化硬件设计的同时,提高了该IP核的运行速度(速度提高26%).最终以Altera的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域.

一种基于FPGA的可重构密码芯片的设计与实现

介绍了SHA-1、SHA224及SHA256三种安全杂凑算法的基本流程,采用可重构体系结构的设计思想和方法设计出一款可实现这三种算法的可重构密码芯片,并对关键路径进行了优化设计。最后给出了基于Altera公司的Cyclone系列FPGA的可重构密码芯片的实现结果。

安全SOC芯片哈希算法多类型复用IP核设计

设计了可兼容SHA-1、SHA-224、SHA-256三种算法的IP核.在深入研究算法,对三种算法进行改进和重新设计,加快了运算速度、提高了运算核性能.体现出节省面积,资源优化,移植性好,满足使用不同密码算法用户多层级安全要求和集成度优化的优势.已在多款SOC芯片中作为数字签名的IP核使用,支持双复位、中断以及低功耗模式,运算支持中途读写操作.

SHA散列算法扩展指令探究

网络安全领域中的鉴别和数字签名是保障数据传输安全的重要手段之一,在互联网的应用中已被商家和客户广泛接受,但实现它们的算法计算量较大,耗费时间,有时需要专用设备完成,成本较高。使用SHA指令系统,由CPU来完成这些任务,这可以很好地降低成本,提高速度。文章研究了SHA指令的特性并给出了具体的应用。

Maxim DeepCover系列：保护方案芯片组

Maxim Integrated Products推出面向外设认证应用的最高安全等级保护方案芯片组。作为MaximDeepCover系列安全产品的一员，该芯片组由DS2465内置1一Wire丰机的安全协处理器和DS28E15／DS28E22／DS28E251-Wire安全认证器件组成。产品的高度安全性将惠及包括消费类、医疗、工业和通信市场在内的多个应用领域。主要特性：DS2465SHA-256协处理器能够使从器件执行SHA-256安全认证；器件内置1-Wire主机，