基于Python脚本的SoC寄存器模块自动化设计

片上系统芯片(SoC)包含大量可通过系统总线配置的寄存器模块。在芯片设计流程中,需要人工设计寄存器模块功能,并形成可阅读的设计文档,再由硬件描述语言(Hardware Description Language)描述为实际数字电路,还需要有便于芯片仿真验证的寄存器模型以及基于C语言的嵌入式固件程序用于应用软件开发。本文提供一种基于Python脚本语言的芯片设计流程,将上述芯片设计流程串联起来,做到一次规格设计,自动化输出寄存器模块的不同设计描述,有效提高了SoC芯片设计效率。

基于SoC的非对称数字系统算法设计与实现

文章提出一种在片上系统(System on Chip,SoC)实现高吞吐率的有限状态熵编码(finite state entropy,FSE)算法。通过压缩率、速度、资源消耗、功耗4个方面对所提出的编码器和解码器与典型的硬件哈夫曼编码(Huffman coding,HC)进行性能比较,结果表明,所提出的硬件FSE编码器和解码器具有显著优势。硬件FSE(hFSE)架构实现在SoC的处理系统和可编程逻辑块(programmable logic,PL)上,通过高级可扩展接口(Advanced eXtensible Interface 4,AXI4)总线连接SoC的处理系统和可编程逻辑块。算法测试显示,FSE算法在非均匀数据分布和大数据量情况下,具有更好的压缩率。该文设计的编码器和解码器已在可编程逻辑块上实现,其中包括1个可配置的缓冲模块,将比特流作为单字节或双字节配置输出到8 bit位宽4096深度或16 bit位宽2048深度的块随机访问存储器(block random access memory,BRAM)中。所提出的FSE硬件架构为实时压缩应用提供了高吞吐率、低功耗和低资源消耗的硬件实现。

基于RISC-V架构的行人定位SoC系统设计

行人定位方法中,捷联式惯导定位系统需要处理惯性测量单元(IMU)传感器的数据,通过算法处理后得到行人的位置,因此对于芯片实时性以及低功耗有很高的要求。由于行人定位算法大多基于浮点传感器数据开发,一般要求终端设备能够处理浮点数据。第五代精简指令集(RISC-V)架构作为一种开源架构,能节约架构授权费,在物联网领域有着广泛应用,并且其浮点(F)和向量(V)等高性能扩展指令能够很好地满足行人定位算法对实时性的要求。针对行人定位系统的特定性能要求,提出了一种基于浮点内核向量处理器优化RISC-V架构的行人定位片上系统(SoC),并在实际系统中进行验证。与多个准32位架构RISC-V处理器以及高层次综合组件(HLS)生成的算法专用IP(locate_IP)的标准处理器方案的性能对比分析表明,该设计实现了34倍的性能提升以及5.6倍的能效提升,满足了微终端的要求。

用于SoC芯片启动和调试的SPI转AHB接口设计

阐述设计的SPI转AHB模块,创造性地结合SPI Slave接口和AHB总线主设备接口的两种协议,专门用于SoC芯片的启动和调试场景,在FPGA实测和实际流片项目中,均得到验证和实际应用。

低功耗非制冷红外图像处理专用SoC芯片

非制冷红外成像技术具有非常广泛的应用前景。但是,目前非制冷红外成像芯片存在非均匀校正、图像细节增强和条纹噪声等亟待解决的问题。论文提出并设计一种面向非制冷红外成像的图像处理专用SoC芯片,芯片集成了一个CPU、两个DSP处理器和一个红外图像处理专用加速器,单芯片可实现非制冷低功耗红外图像的非均匀校正、图像滤波、直方图均衡、数字图像细节增强、条纹消除和目标检测跟踪等实时图像处理。同时,研究开发了面向芯片应用的非制冷低功耗红外图像处理算法。采用65-nm CMOS工艺实现了非制冷红外图像专用处理SoC芯片,实现了基于非制冷红外成像芯片和图像处理SoC芯片的小型低功耗非制冷红外成像系统。测试结果表明成像系统可以实现清晰的非制冷红外成像、目标检测及目标跟踪等功能,系统功耗小于2 W,体积相比传统的系统减小了50%,满足对体积、功耗、性能要求比较高的系统的应用需求,具有较高的工程应用价值和前景。

SoC芯片的RomCode设计与FPGA验证研究

RomCode固化于SoC芯片内部且不可更改,除保证芯片上电时可进入到稳定工作状态之外,仍需满足芯片上电稳定后的不同应用场景和功能需求。该文针对多核ARM处理器SoC芯片,设计一种具备时钟控制、多核启动以及镜像搬移等功能的RomCode。为了确保RomCode设计的稳定性和正确性,基于Palladium与Haps完成FPGA原型验证。验证结果表明,该RomCode设计的功能正常且运行稳定,提高了芯片的流片成功率,加快了软件开发的进度,有效地支撑了SoC芯片其他模块的功能验证。

SoC芯片可测试性设计策略分析

微电子器件已经广泛应用于航空航天等多个领域中,发挥着重要作用。随着芯片技术的升级,集成电路不断缩小尺寸,系统级芯片(SoC)已经得到广泛应用,且对于SoC芯片需求量逐渐增多。基于此,文章通过分析SoC芯片结构,进一步研究可测试性设计,以阐述测试性能控制方法,实现性能和效率的优化。在测试中利用芯片功能模块接口和外部端口存在的映射关系,通过锁存器和JTAG进行控制。通过可测试性设计能够缩短测试时间,降低测试成本,支持芯片质量和成本效益的提高。

SoC芯片上AXI总线IP验证

随着集成电路芯片复杂度的日益提升,芯片验证的工作量在芯片设计中占比70%以上,如何更高效、可靠地完成芯片验证是目前面临的主要问题。以实际项目为例,针对SoC芯片中的AXI总线协议和UVM验证方法学进行研究,基于UVM验证方法学搭建了AXI总线协议的通用验证平台,能够对AXI总线接口类型的待测试设计快速完成验证。通过复用搭建的通用验证平台,对自研的AXI接口SRAM控制器模块进行验证,能够快速进行覆盖率数据的收集,证实了基于UVM的AXI总线验证平台具有高效性和可重用性。

基于Cortex-M3的汉盲翻译SoC设计

汉盲翻译是一种将中文文本自动翻译为对应的盲文数据的过程.在嵌入式环境下,汉盲翻译的速度较慢,难以达到复杂环境下的实时性需求.为此设计出专用的汉盲翻译IP核,通过实现逆向最大匹配分词算法、汉盲转换,最终得到准确的盲文数据.为了验证设计的合理性,以Cortex-M3为微处理器构建SoC,搭载串口、LCD驱动和汉盲翻译IP核,并使用FPGA实验平台进行功能验证和性能测试.测试结果表明,该SoC可准确进行汉盲翻译,翻译速度达5 079.37 B/s.

基于JESD204B协议的智能信号处理SoC中自适应缓冲结构

JESD204B(简称204B)是智能信号处理系统级芯片(SoC)中连接高速模数/数模(AD/DA)转换的重要接口,将SoC系统结构与204B标准要求进行集成设计时,自适应缓冲结构(ABS)可弥补204B协议对数据传输缺乏流量控制的缺陷,并通过设置自适应缓冲与流控机制,保证数据传输的可靠性。经过现场可编程门阵列(FPGA)验证,SoC在204B接口可以达到4×12.5 Gbit/s的数据传输带宽,证明设计的204B接口方案在智能信号处理SoC中的可行性和有效性,满足智能信号处理SoC对于数据接口的要求。该设计方案的实现对无流量控制数据传输协议与SoC体系结构的集成有借鉴意义。

基于轻量级分组密码算法的SoC安全存储器设计

针对嵌入式片上系统的RAM(Random Access Memory)、Flash存储器面临的安全风险,文中概述了针对传统SoC(System on Chip)芯片存储器的物理攻击,并提出一种支持加密算法的存储器控制器。使用轻量级分组密码算法LBlock-s,通过密码学安全分析证明了该算法具有较好的抵抗差分分析的能力。相对于传统分组密码算法AES(Advanced Encryption Standard),文中所提方法在保证安全性的前提下减少了硬件资源开销,适用于各种资源受限的安全SoC芯片。为提高数据的吞吐率,将算法的硬件结构进行展开,使标准的32轮加/解密耗时1个时钟周期。该方案在不耗费较多硬件资源和加密延时的前提下,保证了存储器的数据即使被攻击者获取也无法解析出敏感数据,有效避免了安全芯片遭受物理攻击。

一种数据存储SoC芯片的静态时序约束设计

静态时序分析主要依赖于时序模型和时序约束,是数字芯片时序验证的重要方法,其中时序约束是用来描述设计人员对时序的要求,如时钟频率、输入/输出延迟等。正确的时序约束可以缩短芯片设计周期,更快更好地完成静态时序分析。针对一款数据存储SoC芯片中的多时钟域异步设计要求,以及如何正确处理时序约束存在的问题,提出一种多分组异步时钟的全芯片时序约束,采用虚假路径、多时钟域分组、禁用单个寄存器多时钟分析设置等方法修复和优化设计规则、建立时间和保持时间违例,解决SoC存储芯片静态时序分析中的时序问题,保证所有时序路径正常满足时序逻辑功能要求,完成时序收敛,达到签核标准。

SoC芯片过流保护的设计

阐述一种易于集成到计量SoC芯片中的过流保护方法,以替代传统的热磁式保护,从而提高智能微型断路器解决方案的集成度和可靠性。

低频段无线自动抄表SoC芯片的设计

阐述低频段(Sub-GHz)无线组网的自动抄表技术,其核心芯片对接收灵敏度、功耗和成本提出了较高的要求,探讨高性能无线Sub-GHz SoC芯片的核心技术设计。

基于ARM的无线SoC设计

无线片上系统(System on Chip,SoC)已成为物联网产业发展的基础,在现代信息社会中占有越来越重要的地位。但由于通信算法的复杂化、通信协议的多样化,对无线通信设备的要求也在提高。针对此问题,使用Arm®Cortex™-M0处理器设计无线SoC,使用先进高性能总线(Advanced High-performance Bus,AHB)与先进外围总线(Advanced Peripheral Bus,APB)连接外设,Msi001芯片采集FM信号后通过解调算法得出解调信号,利用接收信号的强度指示(Received Signal Strength Indicator,RSSI)模块实现FM电台收发和自动搜台,结合液晶显示器(Liquid Crystal Display,LCD)屏、矩阵键盘、数码管等模块实现人机交互,相比传统无线通信设备有更好的音质和更快的响应速度。

SoC片上总线综述

随着以IP核复用为基础的SoC设计技术的发展,工业界及研究组织积极从事相关IP互联标准方案的制定工作,从目前的研究和发展看,影响力较大的有IBM公司的CoreConnect、ARM公司的AMBA和SilicoreCorp公司的Wishbone。基于现有IP互联接口标准技术的发展现状,本文对这三种SoC总线技术进行了详细介绍。

基于SoC单片机的医疗护理床系统设计

设计了一个基于SoC单片机C8051F020的多功能医疗护理床控制系统．通过对控制部分和遥控部分的硬件电路、软件程序及系统抗干扰的设计,实现了病人使用遥控器对医疗护理床各个部分的智能控制,实现了医疗护理的自动化、智能化．本系统具有操作简单、可靠性高、精度高、成本低等特点．

应用混合游程编码的SOC测试数据压缩方法

本文提出了一种有效的基于游程编码的测试数据压缩/解压缩的算法:混合游程编码,它具有压缩率高和相应解码电路硬件开销小的突出特点.另外,由于编码算法的压缩率和测试数据中不确定位的填充策略有很大的关系,所以为了进一步提高测试压缩编码效率,本文还提出一种不确定位的迭代排序填充算法.理论分析和对部分IS-CAS 89 benchmark电路的实验结果证明了混合游程编码和迭代排序填充算法的有效性.

SoC自动化验证方法的研究与实现

为解决SoC(System-on-Chip)验证覆盖率和工作量问题,基于可重用思想、采用事务验证模型、随机激励生成的方法,建立了一个层次化的具有自主知识产权的自动化功能验证系统(LSAVS:LiShan Automatic Verification System)。采用该验证系统后,SoC验证工程师开发测试向量的工作量由使用传统验证方法的60%降低到10%,同时保证了功能验证100%的覆盖率,达到快速高覆盖率的验证目的。

SoC片上总线技术的研究

在SoC设计中,经常会遇到一些问题,包括IP核移植性、设计复用、设计验证,以及公共设计平台的搭建。如何有效地解决这些问题,使得设计SoC系统就像设计微机系统那样方便快捷,这就是片上总线系统提出的目的。本文通过对AMBA, AVALON, OCP,WISHBONE等SoC总线的比较,分析了SoC片上总线技术。