基于Biogeography的SoC测试Wrapper扫描链设计算法

基于IP(intellectual property)核的系统级芯片的测试已成为SoC(system on chip)发展中的瓶颈,提出了一种采用BBO(biogeography based optimization)算法的Wrapper扫描链设计方法,使得Wrapper扫描链均衡化,从而达到IP核测试时间最小化的目的。本算法基于群体智能,通过实施迁徙操作和变异操作,实现Wrapper扫描链均衡化设计。本文以ITC'02 Test bench-marks中的典型IP核为实验对象,实验结果表明本算法相比BFD(best fit decrease)等算法,能够进一步缩短Wrapper扫描链,从而缩短IP核测试时间。

基于变移霍夫曼编码的SOC测试数据压缩

从理论上分析了VIHC编码[6]的不足后,提出了一种改进的SOC测试数据压缩编码方法--变移霍夫曼编码(HSC),并给出了相应解码器的设计.实验结果表明,HSC编码不仅具有与VIHC编码[6]相近的压缩比,而且其解码器的硬件开销仅为后者的1/2～1/3.

SoC测试中低成本、低功耗的芯核包装方法

提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC 2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗.

三维堆叠SoC测试规划研究

采用硬晶片的三维堆叠SoC测试规划是一个NP hard问题,针对该问题提出了一种采用GWO(grey wolf optimization)的三维堆叠SoC测试规划方法,使得在最大测试引脚数和最大可使用TSV(through silicon vias)数的约束条件下,从而达到三维堆叠SoC测试时间最小化目的。本算法基于群体智能,通过实施攻击等操作,更新Alpha、Beta和Delta进行寻优,从而实现三维堆叠SoC测试规划。本研究以ITC'02 Test benchmarks中的典型SoC为实验堆叠对象,实验结果表明本算法相比PSO(particle swarm optimization),能够获得更短的测试时间。

基于SVIC编码的SOC测试数据压缩

本文针对SOC测试数据压缩,提出了一种新的可挑选变长输入编码(SVIC)方案。先采用一启发式的贪婪算法, 得到带有无关位测试集TD的差分矢量序列Tdiff后,再用该SVIC编码对其进行压缩,以缩短测试时间,降低测试数据带宽的要求。文中同时给出了相应SVIC解码器的设计。实验结果表明,在硬件开销接近时,SVIC的压缩比可比SC编码平均高出约 17.46%;而与VIHC编码相比,虽然其压缩比略有下降,但SVIC解码器所要求的面积开销却可显著降低。

基于遗传算法的SOC测试功耗与时间协同优化

提出了一种基于遗传算法的SOC功耗与时间协同优化方案。解决了SOC测试中最大瞬时功耗与最小测试时间的矛盾。建立相应的目标函数、约束函数及评估函数,在瞬时功耗不超过规定值的前提下,寻求最短测试时间。方案获得良好的优化效果,实现了SOC测试的可靠与经济。

基于NSGA-Ⅱ算法的SoC测试多目标优化研究

在系统芯片SoC测试中,测试时间与测试功耗是两个互相影响的因素。多目标进化算法能够处理相互制约的多目标同时优化问题。在无约束条件下,对SoC测试时间与测试功耗建立联合优化模型,并采用多目标进化算法中的改进型非劣分类遗传算法(Non-dominated sorting genetic algorithmⅡ,NSGA-Ⅱ)对模型进行求解。通过应用ITC’02标准电路中的p93791做应用验证,结果表明该方法能够给出模型的均衡解,证明了模型的实用性和有效性。

基于SPEA-Ⅱ算法的SoC测试多目标优化研究

测试功耗、测试时间是SoC测试优化中的两个测试目标,它们之间存在相互影响的关系。在多目标优化过程中,进化算法对于解决多目标优化问题拥有比较好的优化效果,因此各种进化算法被广泛地应用于SoC测试多目标优化的研究中。对SoC测试时间、测试功耗这两个测试目标建立联合优化模型,分析了NSGA-Ⅱ算法与SPEA-Ⅱ算法的特点,并对改进型强度Pareto进化算法(SPEA-Ⅱ)进行研究,进而将SPEA-Ⅱ算法用于上述所建立模型的求解。使用ITC’02标准电路中p93791电路和d695电路对上述方法进行实验验证,实验数据表明上述方法可以求得该联合优化模型的一组最优解;并且针对p93791电路,在与NSGA-Ⅱ算法的实验数据比较中,得到了更好的优化结果。证明了SPEA-Ⅱ算法对SoC测试结构优化方面具有良好的适用性和可行性。

基于功耗约束的SOC测试调度研究

通过研究SOC测试中满足功耗约束条件的测试规划问题,比较并总结了当前普遍使用的几种功耗约束的SOC测试调度算法。经过对功耗约束条件下SOC测试的现状和存在的基本问题,以及SOC测试期间由于测试功耗剧增而导致的安全可靠性问题进行了分析,提出了一种基于量子算法满足功耗约束的SOC测试调度算法,与同类算法相比,该算法提高了SOC测试的可靠性与实用性,优化结果较好。

基于IEEE 1500的数字SOC测试系统的设计与实现

IEEE 1500为核供应者与核应用者提供接口,可有效实现测试电路复用。简要分析IEEE 1500标准,包括核测试壳Wrapper及核测试语言(CTL)两者的结构和特点;论述基于IEEE 1500的数字SOC测试系统的总体设计目标,设计了测试系统的软硬件体系结构,并构建了测试系统;通过DEMO电路测试验证,系统可正确实现扫描链完备性测试、核功能内测试及核互连测试,表明系统工作稳定,通用性强。

基于云量子进化算法的SOC测试规划研究

为克服传统量子进化算法中,迁移操作和量子门单一方向更新操作易陷入局部最优解的缺陷,借鉴云模型云滴的随机性和稳定倾向性特点,提出了一种新的云量子进化算法,该算法在量子进化算法基础上,由云模型的X、Y条件云发生器加入杂交操作,由基本云发生器加入变异操作。并将云量子进化算法用于解决SOC测试时间与测试功耗协同优化。最后用国际标准电路ITC’02 Test Benchmark进行实验仿真,与已有算法相比,云量子进化算法能够更好地缩短SOC测试时间、提高SOC测试效率。

基于TAM分组策略的SoC测试多目标优化设计

在片上系统芯片(System-on-Chip,SoC)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多目标遗传算法对模型进行求解.以ITC’02标准电路中的p93791电路为实例进行验证,表明此方法能够在测试时间和测试功耗的优化上获得较理想的解,且能提高TAM通道的利用率.

SoC测试调度的进程代数模型

功耗约束下的SoC核流水测试可避免过高功耗毁坏待测芯片,对SoC核的流水测试进行调度可合理地分配测试资源、减少测试时间.以进程代数为理论基础,提出了一种SoC核流水测试的测试调度方法.通过建立并发测试进程的时间标记变迁系统模型,形成了将前者转化为共享资源的通信代数(ACSR)描述的几个定理;建立了SoC测试调度模型;将核的流水测试映射为并发执行的进程、把测试资源建模为ACSR资源,用优先级解决测试冲突,使得功耗约束下的测试获得最大并行性,同时使测试应用时间最小.实验结果证明进程代数ACSR在处理SoC测试调度问题方面优于已有的经典算法.

一种基于核设计的SOC测试控制体系结构

随着集成电路复杂性的提高和SOC系统的出现,电路测试的难度也在不断增大,测试问题已经成为SOC设计的瓶颈。在研究了现存的测试控制结构后提出了基于核设计的SOC测试控制结构,它以边界扫描控制体系为基础,融合多种测试控制方法,支持不同类型的IP核进行测试。从而解决了SOC测试中控制部分的一些问题。

应用混合游程编码的SOC测试数据压缩方法

本文提出了一种有效的基于游程编码的测试数据压缩/解压缩的算法:混合游程编码,它具有压缩率高和相应解码电路硬件开销小的突出特点.另外,由于编码算法的压缩率和测试数据中不确定位的填充策略有很大的关系,所以为了进一步提高测试压缩编码效率,本文还提出一种不确定位的迭代排序填充算法.理论分析和对部分IS-CAS 89 benchmark电路的实验结果证明了混合游程编码和迭代排序填充算法的有效性.

基于聚类的异步时钟SoC测试

为进一步减少片上系统(System-on-Chip,SoC)测试耗时、降低测试成本,本文结合异步时钟测试机制,提出一种基于聚类的测试调度方法.该方法利用了SoC各测试的特征以及异步时钟测试的特点,对测试数据进行预处理.在ITC’02基准SoC集上,将本文方法与未采用异步时钟机制以及基于混合整型线性规划模型求解的方法进行对比.结果表明,本文的方法分别能平均减少测试耗时20.39%和5.53%,提升了调度算法的优化效率.并且在功耗约束较强时,最终调度结果与耗时下界仅相差0.9%.

新兴市场中的SOC测试挑战

简介 随着消费者对功能复杂的产品需求不断增加,导致了对通信、信息处理、游戏、视频、无线以及高性能总线等类型芯片的需求也不断增加,以便支持这些产品的需要.由于芯片的复杂度越来越高,销售价格的压力越来越大,半导体公司发现他们面临着更为严峻的挑战,就是在保证高品质的同时也要控制产品的成本.改进的测试仪结构,更先进的仪器以及增强的测试开发环境,能够达到更高的测试产能,保证更高的投资回报率.

SoC测试系统的现状和趋势

近来伴随消费类家电的迅猛发展，集成电路的低成本、多功能、高集成度成为发展主流。特别是国内外数字电视的即将相继开播，导致电视机及周边产品用SOC芯片的开发日趋活跃。另外，周边产品DVD、DV等画像摄影／播放用品也会带动高集成功能的SOC芯片需求。因此面向消费类家电的SOC芯片将以数字电视为核心展开、发展。当然就国外市场而言，游戏机用芯片出于高品质实时画像处理要求，MCU和数据接口的高速化、PC用CPU的多功能和高速化等也是芯片发展的一个方向。