基于事务的SoC验证策略

Soc设计需要详细的验证,但是传统验证方式工作量巨大。基于事务的验证方法是一种高层次的抽象的验证方法,它可以显著减少验证所需要的时间和精力,提高设计效率,增强设计信心,并能够迅速发现设计缺陷,提高产品质量以及缩短设计周期。

基于JTAG和FPGA的嵌入式SOC验证系统设计与实现

文章设计采用FPGA、NIOSⅡ软核以及定制的JTAG逻辑,构建了一种通用的FPGA嵌入式验证平台,成功地完成了国产某型DSP芯片的验证与测试。此验证系统首次建立了从PC到验证目标系统的完整的数据链路,解决了SOC验证系统的可重用性和验证数据发送、传输、采集的实时性、准确性及可测性问题。

1553B总线接口SoC验证平台的实现

随着半导体技术的发展,验证已经成为SoC设计的瓶颈。分析了SoC验证面临的困难,结合1553B总线接口SoC芯片的具体实践,重点研究了SoC验证平台的一种构建实现方法。该方法提高了验证效率,缩短了整个设计验证周期。

RVM在SoC验证中的应用及覆盖率驱动技术

介绍了RVM的层次化验证平台的结构,描述了RVM提供的基类和它们相互之间的关系。并且以USB为例,给出了利用RVM搭建模块级验证平台的方法,阐述了基于代码覆盖率和功能覆盖率的覆盖率驱动技术。

利用RVM搭建可重用SOC验证平台

介绍了当前SOC验证领域的可重用性策略和RVM层次化验证平台的结构;以USB为例,给出了利用RVM搭建模块级验证平台的方法;阐述了如何使RVM验证平台重用于不同的IP核之间,以及如何把模块级验证平台重用到系统级验证平台上。

一种在电路SOC验证接口设计方法研究

SoC已经成为嵌入式系统设计中的关键器件,验证又是SoC设计的关键环节,占用SoC设计过程中60%以上的时间。专用测试设备及JTAG接口等主流SoC验证手段不便于SoC在系统联调时的验证。本文介绍了一种在电路SoC验证接口的设计方法,这种验证方法弥补了主流SoC验证方法在系统验证的不足,提高了SoC验证的效率。

基于覆盖率驱动的SoC验证技术研究

覆盖率数据是验证工程师判定SoC验证完备程度的定性度量,为SoC验证完全性提供了保障,指明了方向.文中以SoC总线仲裁器验证为例,对其结构覆盖率、功能覆盖率、断言覆盖率等多种覆盖率进行了全面的分析,然后根据覆盖率分析结果反馈到RTL设计代码和测试激励进行修正,直到验证的完整性满足设计的要求.

一种基于可重用激励发生机制的SoC验证平台

在系统芯片的设计中,传统的激励发生机制耗费人工多且难以重用,严重影响了仿真验证的效率。针对此问题,构建了一种基于可重用激励发生机制的虚拟SoC验证平台。该平台利用可重用的激励发生模块调用端口激励文件,仿真时将端口激励文件转换成对应于验证电路端口的时序信号。通过对通用同步/异步串行接收/发送器、中断及定时器等功能模块的验证,证明了激励发生机制具有较强的可观察性、可控制性及可重用性。验证结果分析表明,在验证不同的功能点时仅需修改固件及端口激励文件,使验证平台在重用时减少代码修改量,提高了灵活性和验证效率,缩短了系统芯片的验证时间。

SOC验证的参考方法

ARM与Synopsys正在联手开发一种统一方法用来进行覆盖率驱动的SOC验证。该方法在《SystemVerilog验证方法手册》(VMM SystemVerilog Verification Methodolog,Manual)书中有具体介绍，本文将说明基于SysteruVerilog的验证方法怎样使SOC设计人员和知识产权(IP)模块开发人员都同样受益。

基于COMIP系统平台的SoC验证方法

随着微电子产业的发展,SoC系统将是未来IC发展的方向。如何对一个复杂的SoC系统进行验证是开发的关键。本文基于COMIP通信系统平台的开发,对SoC的验证方法进行了一些探讨。

SoC验证走出实验室良机已到

SoC验证超越了常规逻辑仿真，但用于加速SoC验证的广泛应用的三种备选方法不但面临可靠性问题，而且难以进行权衡。而且，最重要的问题还在于硬件加速访问权限、时机及其稳定性。

Synopsys为更快速的SoC验证推出下一代验证IP

亮点： －SynopsysDiscoveryVIP加速和简化了最复杂系统级芯片（SoC）设计的验证工作。

Synopsys为更快速的SoC验证推出下一代验证IP

新思科技有限公司（Synopsys）日前宣布：推出基于全新VIPER架构的Discovery TM系列验证知识产权（VerificationIP，简称VIP）。它完全采用System Verilog语言编写，并对UVM、VMM和OVM方法学提供原生性支持；

Synopsys推出更快速的SoC验证IP

新思科技有限公司（Synopsys，Inc．）日前宣布：推出基于全新VIPER架构的DiscoveryTM系列验证知识产权（VerificationIP，简称VIP）。它完全采用SystemVerilog语言编写，并对UVM、VMM和OVM方法学提供原生性支持。因此DiscoveryVIP为加快并简化最复杂系统级芯片（SoC）设计的验证工作提供了内在性能、易用性及可扩展性。

Synopsys为更快速的SoC验证推出下一代验证IP

全球领先的电子器件和系统设计、验证和制造软件及知识产权（IP）供应商新思科技有限公司（Synopsys）日前宣布推出基于全新VIPER架构的Discovery^TM系列验证知识产权（Verification IP，简称VIP）。

芯邦采用Cadence Incisive Xtreme III系统提升SoC验证实效

Cadence设计系统公司近日宣布，芯邦科技股份有限公司已采用Cadence Incisive Xtreme III系统来加速其RTL设计流程，并为下一代数字消费和网络芯片提供了一个验证流程。

Incisive Enterprise Simulator：SoC验证

Cadence设计系统公司推出了新版本IncisiveEnterpriseSimulator，该版本将复杂SoC的低功耗验证效率提高了30％。13．1版的CadenceIncisiveEnterpriseSimulator致力于解决低功耗验证的问题，包括高级建模、调试、功率格式支持，并且为当今复杂的SoC提供了更快的验证方式。

芯邦采用Cadence Incisive XtremeⅢ系统提升SoC验证实效

Cadence设计系统公司今天宣布，芯邦科技股份有限公司已采用Cadence Incisive XtremeⅢ系统来加速其RTL设计流程，并为下一代数字消费和网络芯片提供了一个验证流程。该系统使芯邦的工程师能加速其寄存器传输级（register-transfer level，RTL）全芯片SoC验证，加速倍数可达500倍。

全新ADMS平台助力混合信号SoC验证

便携式消费电子产品和无线产品已经成为全球电子市场的主要推动力量，这些产品中不断添加的新功能驱动着更多的射频、模拟和混合信号应用集成到一起。模拟混合信号系统芯片的集成趋势要求验证工程师能够在全芯片的级别上进行验证，并且要特别注意数字和模拟信号之间的干扰和影响。同时，随着工艺的不断进步，