22nm全耗尽型绝缘体上硅器件单粒子瞬态效应的敏感区域

基于3D-TCAD模拟,研究了22 nm全耗尽型绝缘体上硅(fully depleted silicon-on-insulator,FDSOI)器件单粒子瞬态(single-event transient,SET)效应的敏感性区域。对比了使用单管和使用反相器来研究器件SET敏感性区域的方法,从而分析实际电路中重离子轰击位置对22 nm FDSOI器件SET敏感性的影响,并从电荷收集机制的角度进行了解释。深入分析发现寄生双极放大效应对重粒子轰击位置敏感是造成器件不同区域SET敏感性不同的原因。而单管漏极接恒压源造成漏极敏感性增强是导致单管与反相器中器件SET敏感区域不同的原因。修正了FDSOI工艺下器件SET敏感性区域的研究方法,与单管相比,采用反相器进行仿真,结果更符合实际情况,这将为器件SET加固提供理论指导。

空腔嵌入绝缘体上硅衬底制备技术

空腔嵌入绝缘体上硅(void embedded silicon on insulator,VESOI)衬底是一种面向新型互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)器件及集成技术的新型SOI衬底材料.当采用离子剥离技术制备该衬底时,由氢气形成的板状气泡会聚集在衬底剥离界面,对空腔结构产生挤压作用,并有可能造成空腔结构的破损,因而有必要对VESOI衬底制备过程中的应力机制和工艺稳定性进行深入研究.本文以单个矩形空腔结构为研究对象,借助固支梁理论分析了其在工艺制备过程中的力学状态,并利用有限元工具构建了其三维几何模型.通过应力仿真,找到了该空腔结构的破裂失效原因,并确认了其脆弱位点.结果表明,矩形空腔结构短边长度w、顶硅薄膜厚度t以及氢气泡压力是影响顶硅薄膜应力状态的主要因素.当w/t值超过4—5时,硅薄膜将因应力过大而破裂,破裂位点分布于空腔结构长边方向.通过优化顶层硅厚度t,以及内嵌空腔结构、尺寸,本工作成功制备了符合CMOS产线要求的高质量8 in(1 in=2.54 cm)VESOI衬底.该工作对基于VESOI衬底的集成技术具有较好参考价值.

绝缘体上硅功率半导体单芯片集成技术

利用单芯片集成技术制造的智能功率芯片具有体积小、寄生小、损耗低等方面的优势,其技术难度远高于传统的多芯片、单封装形式的智能功率模块.本文首先介绍了单片智能功率芯片的架构与技术需求;然后,探讨了绝缘体上硅功率半导体单芯片集成的工艺流程和器件类型;接着,总结了高压横向IGBT器件技术、续流二极管器件技术、LDMOS器件技术的特征和效果;此外,还讨论了单片智能功率芯片的相关可靠性问题,包括高压互连线效应和低温雪崩不稳定.本课题组在功率半导体集成型器件的电流能力、关断速度、短路承受能力、反向恢复峰值电流、安全工作区、高压互连线屏蔽、低温可靠性等关键特性优化或可靠性提升方面进行了自主创新,构建了基于绝缘体上硅的功率半导体单芯片集成技术,并成功研制了单片智能功率芯片.

基于内嵌空腔绝缘体上硅的GAA器件电学表征与分析

全包围环栅(GAA)器件具有极强的栅控能力,但工艺较为复杂,需采用先进工艺节点制备。基于新型内嵌空腔绝缘体上硅(VESOI)衬底,设计并制备了2种结构的GAA器件(纯GAA器件和π-GAA-π器件)和作为对照组的π器件,并进行了电学表征和分析。2种GAA器件均表现出良好的电学性能,开关比均达到108。纯GAA器件表现出更小的亚阈值摆幅(62 mV/dec)、更大的电流密度和更小的漏致势垒降低(DIBL)值,且不受背栅偏压的影响,但其底部栅极与源、漏存在交叠区,加剧了栅致泄漏电流(GIDL)效应;π-GAA-π器件虽然不受GIDL效应的影响,但由于其串联了π沟道,器件电学性能下降。实验结果证明了基于VESOI衬底制备GAA器件的可行性,同时进一步讨论了更高的栅极与空腔对准精度对器件性能的提升,为后续工艺改进提供了参考。

绝缘体上硅（SOI）

SOI是指以“工程化的”基板代替传统的体型衬底硅的基板技术，这种基板由以下三层构成：薄的单晶硅顶层，在其上形成蚀刻电路；相当薄的绝缘SiO2中间层；非常厚的体型Si衬底层。

绝缘体上硅(SOI)驱动芯片技术优势及产品系列

本文在介绍驱动芯片的概览和PN结隔离(JI)技术基础上,介绍英飞凌的绝缘体上硅(SOI)驱动芯片技术。高压栅极驱动IC的技术经过长期的发展,走向了绝缘体上硅(silicon-on-insulator,简称SOI),SOI指在硅的绝缘衬底上再形成一层薄的单晶硅,相对于传统的导电型的硅衬底,它有三层结构,第一层是厚的硅衬底层,用于提供机械支撑,第二层是薄的二氧化硅层,二氧化硅是一种绝缘体,从而形成一层绝缘结构,第三层是薄的单晶硅顶层,在这一层进行电路的刻蚀,形成驱动IC的工作层。

多孔硅外延转移技术制备以氮化硅为绝缘埋层的SOI新结构

为减少自加热效应 ,利用多孔硅外延转移技术成功地制备出一种以氮化硅为埋层的 SOI新结构 .高分辨率透射电镜和扩展电阻测试结果表明得到的 SOI新结构具有很好的结构和电学性能 ,退火后的氮化硅埋层为非晶结构 .

新型绝缘体上硅技术的发展与展望

总结了最新发展起来的两种绝缘体上硅晶片制造技术 ,给出了绝缘体上硅新器件、新结构和新工艺研究进展 ,提出绝缘体上硅技术所面临的机遇和挑战 .

绝缘体上硅高温压力传感器研究

采用有限元分析工具ANSYS完成了一种矩形弹性膜绝缘体上硅(SOI)高温压力传感器的优化设计,制作出样品,并与相同结构、工艺的多晶硅压力传感器进行了对比测试.结果表明:1∶2的膜片宽长比可以使SOI压力传感器的灵敏度达到220mV/MPa,远大于多晶硅压力传感器的灵敏度(约50mV/MPa).此外,该传感器能够工作在200℃的高温环境中,有良好的长期稳定性,30d内的零点时间漂移为0 12%.

绝缘体上硅动态阈值nMOSFETs特性研究(英文)

基于绝缘体上硅技术,提出并研制动态阈值nMOSFETs结构.阐述了动态阈值nMOSFETs的工作原理.动态阈值nMOSFETs的阈值电压从VBS=0V时的580mV动态变化到VBS=0.6V时的220mV,但是这种优势并没有以增加漏电流为代价.因此动态阈值nMOSFETs的驱动能力较之浮体nMOSFETs在低压情况下,更具有优势.工作电压为0.6V时,动态阈值nMOSFETs的驱动能力是浮体的25.5倍,0.7V时为12倍.而且浮体nMOSFETs中的浮体效应,诸如Kink效应,反常亚阈值斜率和击穿电压降低等,均被动态阈值nMOSFETs结构有效抑制.

基于高斯光束的绝缘体上硅平面光波导的耦合效率研究

利用梯度折射率(GRIN)介质对高斯光束在出射端面聚焦的特性,研究了对称GRIN介质中单模SOI平面波导的耦合效率特性。对于同一入射波长而言,TM波的耦合效率较大;对于1 550 nm的通信波长而言,使TE和TM偏振光的耦合效率恰好相同的最佳耦合条件为α=0.25μm-1,Δx=0,θ=0°,且耦合效率均为84.1%。

SOI高压LDMOS器件氧化层抗总电离剂量辐射效应研究

绝缘体上硅(SOI)高压横向扩散金属氧化物半导体(LDMOS)器件是高压集成电路的核心器件,对其进行了总电离剂量(TID)辐射效应研究。利用仿真软件研究了器件栅氧化层、场氧化层和埋氧化层辐射陷阱电荷对电场和载流子分布的调制作用,栅氧化层辐射陷阱电荷主要作用于器件沟道区,而场氧化层和埋氧化层辐射陷阱电荷则主要作用于器件漂移区;辐射陷阱电荷在器件内部感生出的镜像电荷改变了器件原有的电场和载流子分布,从而导致器件阈值电压、击穿电压和导通电阻等参数的退化。对80 V SOI高压LDMOS器件进行了总电离剂量辐射实验,结果表明在ON态和OFF态下随着辐射剂量的增加器件性能逐步衰退,当累积辐射剂量为200 krad(Si)时,器件的击穿电压大于80 V,阈值电压漂移为0.3 V,器件抗总电离剂量辐射能力大于200 krad(Si)。

总剂量效应致0.13μm部分耗尽绝缘体上硅N型金属氧化物半导体场效应晶体管热载流子增强效应

空间科学的进步对航天用电子器件提出了更高的性能需求,绝缘体上硅(SOI)技术由此进入空间科学领域,这使得器件的应用面临深空辐射环境与地面常规可靠性的双重挑战.进行SOI N型金属氧化物半导体场效应晶体管电离辐射损伤对热载流子可靠性的影响研究,有助于对SOI器件空间应用的综合可靠性进行评估.通过预辐照和未辐照、不同沟道宽长比的器件热载流子试验结果对比,发现总剂量损伤导致热载流子损伤增强效应,机理分析表明该效应是STI辐射感生电场增强沟道电子空穴碰撞电离率所引起.与未辐照器件相比,预辐照器件在热载流子试验中的衬底电流明显增大,器件的转移特性曲线、输出特性曲线、跨导特性曲线以及关键电学参数V_T,GM_(max),ID_(SAT)退化较多.本文还对宽沟道器件测试中衬底电流减小以及不连续这一特殊现象进行了讨论.

用电子束曝光方法在优化设计的绝缘体上硅脊状波导上实现布拉格光栅的制作和评价(英文)

报道了一种用电子束曝光的方法在绝缘体上硅的脊状光波导上制做布拉格光栅的技术.考虑到实际的光子学集成的应用,讨论了这个带有布拉格光栅的脊状光波导的优化设计,给出了该布拉格光栅的测试和理论模拟结果.通过薄化绝缘体上硅的波导层的厚度和光栅的深腐蚀加工,获得了高达30cm-1的光栅耦合系数.

全集成绝缘体硅CMOS单刀十六掷天线开关设计

利用高衬底电阻率的180nm绝缘体硅（SOI）CMOS工艺设计了一种全集成的可用于手机和无线手持设备的多模多频单刀十六掷（SP16T）天线开关。由于衬底电阻率高达1kΩ·cm,且在器件选取和电路结构设计方面采用了多种技巧,实测结果显示,十六路开关分支的插损0~3GHz频段内均小于2dB,隔离度平均大于35dB,回波损耗小于-20dB,功率处理能力超过36dBm,完全满足设计要求。

100 V SOI厚栅氧LDMOS器件设计与优化

基于高压模拟开关需求,对100 V绝缘体上硅(SOI)厚栅氧横向扩散金属氧化物半导体(LDMOS)器件开展研究。利用仿真软件,研究了该LDMOS器件的结构参数,包括漂移区长度、漂移区掺杂剂量、多晶硅栅场板长度对LDMOS器件击穿电压的影响。采用沟道离子补偿注入的方法,通过控制沟道区调整沟道区硼离子注入剂量,调节器件的阈值电压,同时通过优化N阱区(N-well)注入窗口长度改善器件的饱和电流。

基于0.15μm SOI工艺的耐高温短沟器件设计与实现

绝缘体上硅(Silicon on insulator,SOI)技术在200~400℃高温器件和集成电路方面有着广泛的应用前景,但对于沟道长度≤0.18μm的短沟道器件在200℃以上的高温下阈值电压漂移量达40%以上,漏电流达μA级,无法满足电路设计要求。本文研究了基于0.15μm SOI工艺的1.5 V MOS器件电特性在高温下的退化机理和抑制方法,通过增加栅氧厚度、降低阱浓度、调整轻掺杂漏离子注入工艺等优化方法,实现了一种性能良好的短沟道高温SOI CMOS器件,在25~250℃温度范围内,该器件阈值电压漂移量<30%,饱和电流漂移量<15%,漏电流<1 nA/μm。此外采用仿真的方法分析了器件在高温下的漏区电势和电场的变化规律,将栅诱导漏极泄漏电流效应与器件高温漏电流关联起来,从而定性地解释了SOI短沟道器件高温漏电流退化的机理。

绝缘体上硅波导侧壁粗糙度与模式损耗的相关性

绝缘体上硅光波导侧壁粗糙度引起的光损耗是限制硅基集成线路被广泛应用的重要因素之一,利用激光扫描共聚焦显微镜精确测量了SOI波导各相异性分布的侧壁粗糙度,进而将一个三维侧壁粗糙度引入到光波导传输损耗计算的传统理论模型中,获得了更加精确的模型。数值模拟表明,侧壁粗糙度与波导结构决定的相关长度与侧壁粗糙度对光传输损耗产生同步影响。用法布里-珀罗(F-P)腔调制谐振输出方法测量光波导传输损耗,测量结果与数值计算结果非常吻合,说明各相异性粗糙度分布的测量精度及其引起的光传输损耗的理论模型具有很高的可信度。一条4μm脊宽SOI波导,当侧壁粗糙度在水平和垂直方向的平均值分别为22 nm和23 nm时,对于TE-和TM-模式,计算获得的传输损耗均为4.5~5.0 dB/cm,实验获得的平均光传输损耗为4.3 dB/cm。本文研究结果与结论对SOI光波导器件的研究与开发具有参考价值。

选择性腐蚀Si_(1-x)Ge_x与Si制备绝缘体上超薄应变硅

基于应变硅以及绝缘体上超薄应变硅(SSOI)工艺,使用氢氟酸、硝酸和醋酸的混合溶液与质量分数为25%的四甲基氢氧化铵(TMAH)溶液选择性腐蚀Si1-xGex与Si以制备绝缘体上超薄应变硅。研究了质量分数为0.5%～5%的HF和Si1-xGex中Ge的含量对选择性腐蚀的腐蚀速度与选择比的影响,优化了选择性腐蚀工艺。采用氨水、过氧化氢和水的混合溶液处理选择性腐蚀后的Si1-xGex与Si表面,得到了高应变度、高晶体质量的超薄SSOI。采用原子力显微镜(AFM)测试腐蚀速度以及腐蚀后的表面粗糙度;使用喇曼光谱仪表征Si1-xGex以及应变硅的组分以及应变度;使用透射电子显微镜(TEM)对SSOI的晶体质量进行了表征。结果表明,超薄SSOI的表面粗糙度(RMS)为0.446 nm,顶层Si的应变度为0.91%,顶层应变硅层厚度为18 nm,且具有高的晶体质量。