基于SOI认知理论的中学物理思维型教学探索

科学思维是物理学科核心素养的重要内容,如何在课堂教学中真正促进思维发展一直是物理教育领域关注的热点问题.本文在SOI认知理论和思维型课堂教学理论的指导下,以“互感与自感”教学设计为例,提升学生选择信息、组织信息、整合信息的效率,促进学生的思维能力的发展,促进核心素养真正落地.

SOI晶体管和电路的瞬时电离辐射效应研究

基于全介质隔离的绝缘硅(Silicon-on-insulator,SOI)器件与体硅器件的瞬时电离辐射效应存在差异,采用1 064 nm/12 ns激光装置开展了三种SOI晶体管的激光辐照试验,测试了不同激光能量下的晶体管光电流;采用脉冲γ射线辐射源开展了SOI集成电路的瞬时γ剂量率辐射试验,测试了不同剂量率条件下的电路功能、电参数和触发器链状态。研究表明:在相同激光能量条件和相同特征尺寸条件下,SOI晶体管的光电流峰值约为体硅晶体管的3.5%;SOI集成电路在1.0×10^(9)~4.2×10^(11) rad(Si)·s^(-1)的试验剂量率范围内无闭锁效应,但存在显著的翻转效应,表现为功能短暂中断、电流和电压波动以及大量触发器状态错误。翻转效应的主要原因包括晶体管本身的翻转和印刷电路板(Printed Circuit Board,PCB)板级电路的电压波动。

SOI高压LDMOS器件氧化层抗总电离剂量辐射效应研究

绝缘体上硅(SOI)高压横向扩散金属氧化物半导体(LDMOS)器件是高压集成电路的核心器件,对其进行了总电离剂量(TID)辐射效应研究。利用仿真软件研究了器件栅氧化层、场氧化层和埋氧化层辐射陷阱电荷对电场和载流子分布的调制作用,栅氧化层辐射陷阱电荷主要作用于器件沟道区,而场氧化层和埋氧化层辐射陷阱电荷则主要作用于器件漂移区;辐射陷阱电荷在器件内部感生出的镜像电荷改变了器件原有的电场和载流子分布,从而导致器件阈值电压、击穿电压和导通电阻等参数的退化。对80 V SOI高压LDMOS器件进行了总电离剂量辐射实验,结果表明在ON态和OFF态下随着辐射剂量的增加器件性能逐步衰退,当累积辐射剂量为200 krad(Si)时,器件的击穿电压大于80 V,阈值电压漂移为0.3 V,器件抗总电离剂量辐射能力大于200 krad(Si)。

一种注入增强型快速SOI-LIGBT新结构研究

薄顶层硅SOI(Silicon on Insulator)横向绝缘栅双极型晶体管(Lateral Insulated-Gate Bipolar Transistor, LIGBT)的正向饱和电压较高,引入旨在减小关断态拖尾电流的集电极短路结构后,正向饱和电压进一步增大。提出了一种注入增强型(Injection Enhancement, IE)快速LIGBT新结构器件(F-IE-LIGBT),并对其工作机理进行了理论分析和模拟仿真验证。该新结构F-IE-LIGBT器件整体构建在薄顶层硅SOI衬底材料上,其集电极采用注入增强结构和电势控制结构设计。器件及电路联合模拟仿真说明:新结构F-IE-LIGBT器件在获得较小正向饱和电压的同时,减小了关断拖尾电流,实现了快速关断特性。新结构F-IE-LIGBT器件非常适用于SOI基高压功率集成电路。

100 V SOI厚栅氧LDMOS器件设计与优化

基于高压模拟开关需求,对100 V绝缘体上硅(SOI)厚栅氧横向扩散金属氧化物半导体(LDMOS)器件开展研究。利用仿真软件,研究了该LDMOS器件的结构参数,包括漂移区长度、漂移区掺杂剂量、多晶硅栅场板长度对LDMOS器件击穿电压的影响。采用沟道离子补偿注入的方法,通过控制沟道区调整沟道区硼离子注入剂量,调节器件的阈值电压,同时通过优化N阱区(N-well)注入窗口长度改善器件的饱和电流。

热老化对不同封装形式SOI基压阻式芯片的影响

采用热老化的手段提高封装后芯片的输出稳定性及使用寿命,并对热老化温度与老化时间的匹配问题进行了研究。首先介绍了压阻传感器的老化机理,然后在不同温度下对同批次不同封装形式绝缘体上硅(SOI)基压阻芯片进行老化,并对芯片老化前后数据进行对比。结果表明,300℃加电老化情况下,芯片稳定输出的时间为12h,且老化后芯片的各项指标均有改善。在温度允许范围内,适当的老化温度可以使芯片达到稳定输出状态,提升工作效率的同时为优化SOI基压阻芯片的老化时间提供了参考。

3D-SOI像素芯片逻辑层的设计与实现

环形正负电子对撞机(CEPC)实验对顶点探测器的空间分辨率提出了极为苛刻的要求。SOI像素传感器芯片CPV-4使用了3D堆叠技术来满足CEPC需要的高空间分辨率。本文主要研究在3DSOI技术下CPV-4的逻辑层电路设计与验证。逻辑层作为CPV-43D芯片的上层部分包含粒子击中信息的存储和读出功能,采用了紧凑的像素逻辑设计和高效的优先级编码读出逻辑设计。测试系统基于IPBUS协议实现了逻辑交互、数据传输和用户界面的软硬件功能,同时开发了模仿逻辑层功能和接口的仿真器模块。通过对仿真器模块、单独的上层芯片以及3D堆叠后的片上逻辑层进行对比测试,完整验证了片上逻辑层的电路功能,并证明了3D堆叠的键合、减薄和顶层金属化等工艺步骤对片上逻辑层没有不利影响。3D-SOI像素芯片的逻辑电路设计和3D堆叠技术研发取得了初步进展。

一项值得重视的低压低功耗超高速集成电路技术——TFSOI技术

本文详细地分析了薄膜 Ｓ Ｏ Ｉ器件的特性并指出该器件的许多特性是其固有的。这些特性使得 Ｓ Ｏ Ｉ 技术对于高可靠、低压、低功耗、高速系统具有极大的吸引力。同时，该技术也适用于千兆位 Ｄ Ｒ Ａ Ｍ 、片上系统、以及抗辐射加固电路、微电子机械系统、模拟／ 混合信号电路、智能功率集成电路、便携式通讯系统、高温电子学和量子器件等。因此， Ｓ Ｏ Ｉ 技术可能成为２１

SOI CMOS器件及其应用

介绍SOI技术及其形成方法。介绍SOICMOS器件的优点、全耗尽(FD)SOICMOS器件的特点及其应用。

SDB-SOI制备过程中工艺控制

SOI(Silicom-On-Insulator)晶圆是绝缘氧化物上有一层薄硅膜的硅晶圆。在SDB-SOI晶圆制备过程中,需要在进行晶圆键合、磨削、抛光等工序过程中,通过对键合空腔、顶硅厚度、顶硅TTV、顶硅形状、顶硅表面等参数的控制,可以降低后续工序加工难度,最终制备出高质量的产品。

基于45 nm SOI CMOS的56 Gbit/s PAM-4光接收机前端设计

在光接收电路设计中,光电二极管的寄生电容以及大的输入电阻会导致接收机带宽下降,造成严重的符号间干扰(Inter-Symbol Interference,ISI)。噪声性能是高速跨阻放大器(Transimpedance Amplifier,TIA)最重要的指标之一,跨阻值决定系统的噪声性能,同时也限制了数据速率。针对100G/400G互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)光接收机应用,基于45 nm绝缘衬底上的硅(Silicon-On-Insulator,SOI)工艺设计了一种采用四电平脉冲幅度调制(4-level Pulse Amplitude Modulation,PAM-4)、工作速率为56 Gbit/s(28 Gbaud/s)的低噪声光接收机前端放大器。小带宽TIA和用于带宽拓展的跨导/跨导(g_(m)/g_(m))放大器组成两级接收前端,在改善噪声性能的同时有效提高了带宽。采用反相器结构来增大先进CMOS工艺下的跨导和改善线性度。可变增益放大器(Variable Gain Amplifier,VGA)采用折叠Gilbert结构设计,采用并联峰化电感来提高带宽。整体电路的增益动态范围为51.6~70.6 dB,-3 dB带宽达到20.1 GHz;等效输入噪声电流密度为17.3 pA=Hz^(12);电路采用GF 45 nm SOI CMOS工艺实现,在1.1 V和1.3 V电源电压下功耗为65 mW;版图核心面积为600μm*240μm。

基于0.15μm SOI工艺的耐高温短沟器件设计与实现

绝缘体上硅(Silicon on insulator,SOI)技术在200~400℃高温器件和集成电路方面有着广泛的应用前景,但对于沟道长度≤0.18μm的短沟道器件在200℃以上的高温下阈值电压漂移量达40%以上,漏电流达μA级,无法满足电路设计要求。本文研究了基于0.15μm SOI工艺的1.5 V MOS器件电特性在高温下的退化机理和抑制方法,通过增加栅氧厚度、降低阱浓度、调整轻掺杂漏离子注入工艺等优化方法,实现了一种性能良好的短沟道高温SOI CMOS器件,在25~250℃温度范围内,该器件阈值电压漂移量<30%,饱和电流漂移量<15%,漏电流<1 nA/μm。此外采用仿真的方法分析了器件在高温下的漏区电势和电场的变化规律,将栅诱导漏极泄漏电流效应与器件高温漏电流关联起来,从而定性地解释了SOI短沟道器件高温漏电流退化的机理。

SOI材料和器件及其应用的新进展

综述了绝缘层上的硅(SOI)材料的新结构包括不同绝缘埋层和不同半导体材料结构的最新进展,介绍了SOI器的新结构和SOI器件在抗辐射电子学方面的应用,报道了国内在SOI技术的研发和产业化的最新动态。

阶梯埋氧型SOI结构的耐压分析

提出了一种阶梯埋氧型SOI(SBOSOI)RESURF器件结构,并解释了该结构的场调制耐压机理,通过2D MEDICI仿真验证了调制机理的正确性.优化了阶梯埋氧阶梯数与耐压的关系,得出阶梯数为3时耐压达到饱和.模拟仿真了比导通电阻和击穿电压,结果表明该结构在埋层厚度为0.2～0.8μm时可使比导通电阻降低40%～50%,耐压提高30%～50%;漂移区厚度小于1μm时比导通电阻降低10%～50%,耐压提高10%～50%.

SOI在射频电路中的应用

随着射频电路(RF)工作频率和集成度的提高,衬底材料对电路性能的影响越来越大。 SOI(Silicon-on-Insulator)结构以其良好的电学性能,为系统设计提供了灵活性。与CMOS工艺的 兼容使它能将数字电路与模拟电路混合,在射频电路应用方面显示巨大优势。文章分析了RF电路 发展中遇到的挑战和SOI在RF电路中的应用优势,综述了SOI RF电路的最新进展。

薄硅膜SOI N型LDMOS浮体效应优化研究

为避免PD SOI浮体效应对高压N型LDMOS器件的击穿电压的影响,本文从SOI LDMOS器件的结构和工艺出发,分析了N型LDMOS衬底电荷积累的影响,研究体引出优化方法,通过流片验证了方案的可行,规避了浮体效应引起的击穿电压的降低及漏电增加,为SOI功率集成工艺的发展提供了相关解决方法。

基于SOI材料的兵器微电子技术应用分析

随着集成技术进入亚微米阶段,传统的硅基集成电路由于存在闩锁等不利因素,使其应用受到了限制。而基于SOI材料的微电子技术是能突破硅材料与硅集成电路限制的新技术,是国际半导体的前沿技术之一,是发展兵器装备用元器件的又一关键材料技术。介绍了SOI材料结构技术用于微电子器件的优势、SOI结构及基于SOI结构材料的兵器微电子技术应用,展望了SOI技术的发展前景。

FD-SOI器件中PMOS源漏区外延层形貌改善研究

阐述FD-SOI器件中SiGe-RSD形貌不规则是导致Si Cap层被金属扎穿的原因。针对这一问题,对SiGe-RSD的制备工艺进行逐层(L1/L2/L3)优化,最终制备出形貌规则、表面平整的样品。随后的接触通孔工艺环节Si Cap层未被扎穿,形成良好的合金,器件PMOSFET的性能也得到明显提升。

SiGe沟道SOI结构混合模式晶体管的设计与模拟

提出采用SiGe沟道SOI结构混合模式晶体管(SiGeSOIBMHMT)构成适合在低电压下工作的新型集成电路,该电路比CMOS电路具有更大的电流驱动能力和更好的性能 对不同导电类型的SiGeSOIBMHMT、SiGeSOIMOSFET、SOIBMHMT和SOIMOSFET器件进行了工艺模拟和器件模拟,结果表明,SiGeSOIBMHMT由于应变SiGe层中空穴迁移率的提高,阈值电压降低,存在衬底栅极和横向双极晶体管。

一个解析的适用于短沟SOI MOSFET’s的高频噪声模型

提出了一个新的解析的适用于SOIMOSFET’s的高频噪声模型 .该模型通过耦合能量平衡方程克服了以往噪声模型所具有的缺点 ,并对短沟SOI器件的噪声给出精确地描述 .同时 ,利用该模型可以容易地计算出相对于最小噪声值处的优化的栅源电压 ,为低噪声的电路设计提供优化的设计方向 .由于该噪声模型的简单性 ,可以很方便地将模型植入电路模拟器如SPICE中完成电路设计 .