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基于90 nm SOI CMOS工艺的24 GHz信号发生器
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作者 夏庆贞 李东泽 +2 位作者 常虎东 孙兵 刘洪刚 《湖南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2020年第6期96-102,共7页
SOI CMOS工艺具有高的截止频率和良好的温度稳定性,能够满足微波毫米波雷达收发芯片在多种应用场景下的使用要求.采用90 nm SOI CMOS工艺,设计一种A类无输出阻抗匹配网络Stacked-FET功率放大器,改善了功率放大器的饱和输出功率和可靠性... SOI CMOS工艺具有高的截止频率和良好的温度稳定性,能够满足微波毫米波雷达收发芯片在多种应用场景下的使用要求.采用90 nm SOI CMOS工艺,设计一种A类无输出阻抗匹配网络Stacked-FET功率放大器,改善了功率放大器的饱和输出功率和可靠性.基于此功率放大器设计并实现了一款24 GHz信号发生器电路.通过电磁场仿真分析研究了Dummy金属对片上螺旋电感性能的影响.经流片加工测试,结果表明,该信号发生器电路能够输出22.2~24.7 GHz的信号,平均输出功率为8.83 dBm,峰值输出功率为10.5 dBm.在偏1 MHz和10 MHz处压控振荡器的相位噪声分别为-91 dBc/Hz和-123 dBc/Hz.芯片面积为1.4 mm×1.4 mm. 展开更多
关键词 soi cmos 功率放大器 信号发生器
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SOI CMOS电路稳态寿命试验后漏电失效分析
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作者 张宇隆 文宇 郑广州 《失效分析与预防》 2022年第3期195-199,208,共6页
针对SOI COMS电路稳态寿命试验后输入漏电流超标开展失效分析,分别对异常掉电致击穿、离子沾污、内部气氛不佳、芯片外表面污染、静电放电(ESD)等因素进行排查分析。定位电路失效原因为ESD防护用具状态不佳,导致试验过程中产生的ESD使... 针对SOI COMS电路稳态寿命试验后输入漏电流超标开展失效分析,分别对异常掉电致击穿、离子沾污、内部气氛不佳、芯片外表面污染、静电放电(ESD)等因素进行排查分析。定位电路失效原因为ESD防护用具状态不佳,导致试验过程中产生的ESD使电路输入端口二极管发生栅氧击穿。通过ESD测试设备模拟和原试验过程模拟2种方式,对失效模式进行复现验证。结果表明:SOI CMOS电路在试验过程中,即使试验员按要求佩戴防静电腕带和绝缘指套,若防静电腕带或绝缘指套状态不佳,仍易引发样品ESD失效;失效模式通常为电路输入端口微安级漏电,且该漏电在高温退火后会有部分恢复。建议在试验过程中选用全金属防静电腕带和防静电专用指套;若选用尼龙编制腕带,须定期更换。 展开更多
关键词 soi cmos电路 漏电 失效分析 ESD
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CMOS/SOI 4Kb SRAM总剂量辐照实验 被引量:7
3
作者 刘新宇 刘运龙 +3 位作者 孙海锋 吴德馨 和致经 刘忠立 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2002年第2期213-216,共4页
研究了 CMOS/ SOI 4 Kb静态随机存储器的抗总剂量辐照性能 .CMOS/ SOI 4 Kb静态随机存储器采用 1K×4的并行结构体系 ,其地址取数时间为 30 ns,芯片尺寸为 3.6 mm× 3.84 m m ;在工作电压为 3V时 ,CMOS/ SOI 4 Kb静态随机存储... 研究了 CMOS/ SOI 4 Kb静态随机存储器的抗总剂量辐照性能 .CMOS/ SOI 4 Kb静态随机存储器采用 1K×4的并行结构体系 ,其地址取数时间为 30 ns,芯片尺寸为 3.6 mm× 3.84 m m ;在工作电压为 3V时 ,CMOS/ SOI 4 Kb静态随机存储器抗总剂量高达 5× 10 5Rad(Si) 。 展开更多
关键词 cmos/soi SRAM 抗总剂量辐照 实验 存储器
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采用CoSi_2SALICIDE结构CMOS/SOI器件辐照特性的实验研究 被引量:6
4
作者 张兴 黄如 王阳元 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2000年第5期560-560,共1页
讨论了 Co Si2 SALICIDE结构对 CMOS/SOI器件和电路抗γ射线总剂量辐照特性的影响 .通过与多晶硅栅器件对比进行的大量辐照实验表明 ,Co Si2 SALICIDE结构不仅可以降低CMOS/SOI电路的源漏寄生串联电阻和局域互连电阻 ,而且对 SOI器件的... 讨论了 Co Si2 SALICIDE结构对 CMOS/SOI器件和电路抗γ射线总剂量辐照特性的影响 .通过与多晶硅栅器件对比进行的大量辐照实验表明 ,Co Si2 SALICIDE结构不仅可以降低CMOS/SOI电路的源漏寄生串联电阻和局域互连电阻 ,而且对 SOI器件的抗辐照特性也有明显的改进作用 .与多晶硅栅器件相比 ,采用 Co Si2 SALICIDE结构的器件经过辐照以后 ,器件的阈值电压特性、亚阈值斜率、泄漏电流、环振的门延迟时间等均有明显改善 .由此可见 ,Co Si2SALICIDE技术是抗辐照加固集成电路工艺的理想技术之一 . 展开更多
关键词 cmos/soi SALICIDE 辐照特性 集成电路
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CMOS/SOI工艺触发器单元的单粒子实验验证与分析 被引量:3
5
作者 李海松 蒋轶虎 +2 位作者 杨博 岳红菊 唐威 《北京理工大学学报》 EI CAS CSCD 北大核心 2018年第1期63-67,共5页
针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.... 针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.实验结果表明,该抗辐射触发器不仅对单粒子闩锁效应免疫,而且具有非常高的抗单粒子翻转的能力. 展开更多
关键词 抗辐射集成电路 双移位寄存器链 cmos/soi 单粒子效应 单粒子闩锁单 粒子翻转
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超高速CMOS/SOI51级环振电路的研制 被引量:2
6
作者 奚雪梅 张兴 +2 位作者 倪卫华 阎桂珍 王阳元 《电子学报》 EI CAS CSCD 北大核心 2000年第5期44-46,共3页
利用CMOS/SOI工艺在 4英寸SIMOX材料上成功制备出沟道长度为 1μm、器件性能良好的CMOS/SOI部分耗尽器件和电路 ,从单管的开关电流比看 ,电路可以实现较高速度性能的同时又可以有效抑制泄漏电流 .所研制的 5 1级CMOS/SOI环振电路表现出... 利用CMOS/SOI工艺在 4英寸SIMOX材料上成功制备出沟道长度为 1μm、器件性能良好的CMOS/SOI部分耗尽器件和电路 ,从单管的开关电流比看 ,电路可以实现较高速度性能的同时又可以有效抑制泄漏电流 .所研制的 5 1级CMOS/SOI环振电路表现出优越的高速度性能 ,5V电源电压下单门延迟时间达到 92ps,同时可工作的电源电压范围较宽 ,说明CMOS/SOI技术在器件尺寸降低后将表现出比体硅更具吸引力的应用前景 . 展开更多
关键词 cmos/soi 环振电路 集成电路
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薄膜全耗尽CMOS/SOI──下一代超高速Si IC主流工艺 被引量:3
7
作者 张兴 王阳元 《电子学报》 EI CAS CSCD 北大核心 1995年第10期139-143,共5页
本文较为详细地分析了薄膜全耗尽CMOS/SOI技术的优势和国内外TFCMOS/SOI器件和电路的发展状况,讨论了SOI技术今后发展的方向,得出了全耗尽CMOS/SOI技术将成为下一代超高速硅集成电路主流工艺的结论。
关键词 cmos/soi 全耗尽 集成电路 工艺
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部分耗尽CMOS/SOI工艺 被引量:1
8
作者 刘新宇 孙海峰 +5 位作者 陈焕章 扈焕章 海潮和 刘忠立 和致经 吴德馨 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2001年第6期806-810,共5页
对部分耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套部分耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :PBL (Poly- Buffered L OCOS)隔离、沟道工程和双层布线等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 ... 对部分耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套部分耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :PBL (Poly- Buffered L OCOS)隔离、沟道工程和双层布线等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、 5 0 0 0门门海阵列和 6 4K CMOS/ SOI静态存储器 ) .其中 ,NMOS:Vt=1.2 V ,BVds=7.5— 9V ,μeff=42 5 cm2 / (V· s) ,PMOS:Vt=- 0 . 9V,BVds=14— 16 V,μeff=2 40 cm2 /(V· s) ,当工作电压为 5 V时 ,0 .8μm环振单级延迟为 10 6 ps,SOI 6 4K CMOS静态存储器数据读取时间为 40 展开更多
关键词 PBL 沟道工程 双层布线 cmos/soi工艺 集成电路
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注F^+加固CMOS/SOI材料的抗辐射研究 被引量:1
9
作者 武光明 朱江 高剑侠 《电子元件与材料》 CAS CSCD 北大核心 2002年第2期28-29,共2页
向SIMOX材料的SiO2埋层或Si/SiO2界面注入170 keV F+,进而制成CMOS/SOI材料,采用60Co g 辐射器辐照并测量材料的I-V特性。结果表明:向CMOS/SOI材料埋层注入F+离子,能提高CMOS/SOI材料的抗电离辐照性能。而且,注入F+的剂量为11015cm2时,... 向SIMOX材料的SiO2埋层或Si/SiO2界面注入170 keV F+,进而制成CMOS/SOI材料,采用60Co g 辐射器辐照并测量材料的I-V特性。结果表明:向CMOS/SOI材料埋层注入F+离子,能提高CMOS/SOI材料的抗电离辐照性能。而且,注入F+的剂量为11015cm2时,材料的抗辐照能力较强。这对制作应用于电离辐射环境的COMS/SOI器件极其有益。 展开更多
关键词 cmos/soi材料 抗辐射 加固 二氧化硅埋层掺杂
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45ps的超高速全耗尽CMOS/SOI环振
10
作者 刘新宇 孙海峰 +1 位作者 海潮和 吴德馨 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2000年第8期830-832,共3页
亚微米全耗尽 SOI( FDSOI) CMOS器件和电路经过工艺投片 ,取得良好的结果 ,其中工作电压为 5V时 ,0 .8μm全耗尽 CMOS/ SOI1 0 1级环振的单级延迟仅为 45ps;随着硅层厚度的减薄和沟道长度的缩小 ,电路速度得以提高 ,0 .8μm全耗尽 CMOS/... 亚微米全耗尽 SOI( FDSOI) CMOS器件和电路经过工艺投片 ,取得良好的结果 ,其中工作电压为 5V时 ,0 .8μm全耗尽 CMOS/ SOI1 0 1级环振的单级延迟仅为 45ps;随着硅层厚度的减薄和沟道长度的缩小 ,电路速度得以提高 ,0 .8μm全耗尽 CMOS/ SOI环振比 0 .8μm部分耗尽 CMOS/ SOI环振快 30 % ,比 1 μm全耗尽 CMOS/ SOI环振速度提高 1 5% . 展开更多
关键词 cmos/soi器件 环振 集成电路
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深亚微米薄膜CMOS/SOI电路的集成器件线路模拟
11
作者 张兴 石涌泉 黄敞 《电子学报》 EI CAS CSCD 北大核心 1996年第2期96-99,共4页
开发了适用于薄膜亚微米、深亚微米CMOS/SOI电路的集成器件线路模拟软件,该模拟软件采用集成数值模型,将薄膜SOI器件的数值模拟与电路模拟有机地结合在一起,实现了薄膜亚微米、深亚微米CMOS/SOI电路的精确数值模... 开发了适用于薄膜亚微米、深亚微米CMOS/SOI电路的集成器件线路模拟软件,该模拟软件采用集成数值模型,将薄膜SOI器件的数值模拟与电路模拟有机地结合在一起,实现了薄膜亚微米、深亚微米CMOS/SOI电路的精确数值模拟,利用这一软件较为详细地分析了硅层厚度为50~400nm、沟道长度为0.15~1.0μm的CMOS/SOI环形振荡器电路,使我们对深亚微米薄膜CMOS/SOI环振的特性及工作机理有了较为清晰的认识,模拟结果与实验结果进行了对照,两者吻合得较好。 展开更多
关键词 cmos/soi 集成数值模型 环振 薄膜电路
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短沟道CMOS/SOI器件加固技术研究
12
作者 张兴 奚雪梅 王阳元 《Journal of Semiconductors》 EI CAS CSCD 北大核心 1996年第9期689-692,共4页
通过大量辐照实验分析了采用不同工艺和不同器件结构的薄膜短沟道CMOS/SIMOX器件的抗辐照特性,重点分析了H2-O2合成氧化和低温干氧氧化形成的薄栅氧化层、CoSi2/多晶硅复合栅和多晶硅栅以及环形栅和条形栅对CM... 通过大量辐照实验分析了采用不同工艺和不同器件结构的薄膜短沟道CMOS/SIMOX器件的抗辐照特性,重点分析了H2-O2合成氧化和低温干氧氧化形成的薄栅氧化层、CoSi2/多晶硅复合栅和多晶硅栅以及环形栅和条形栅对CMOS/SIMOX器件辐照特性的影响,最后得到了薄膜短沟道CMOS/SIMOX器件的抗核加固方案. 展开更多
关键词 cmos/soi器件 加固 半导体器件
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CMOS/SOI电路模拟与参数提取
13
作者 甘学温 奚雪梅 +1 位作者 李益民 王阳元 《电子学报》 EI CAS CSCD 北大核心 1995年第11期96-98,共3页
SOI-MOSFET主要模型参数得到一致的提取,因而该模型嵌入SPICE后能保证CMOS/SOI电路的正确模拟工作,从CMOS/SOI器件和环振电路的模拟结果和实验结果看,两者符合得较好,说明我们所采用的SOIMOS... SOI-MOSFET主要模型参数得到一致的提取,因而该模型嵌入SPICE后能保证CMOS/SOI电路的正确模拟工作,从CMOS/SOI器件和环振电路的模拟结果和实验结果看,两者符合得较好,说明我们所采用的SOIMOSFET器件模型及其参数提取都是成功的。 展开更多
关键词 cmos/soi电路横拟 器件参数提取
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0.1μmSOI槽栅CMOS特性仿真
14
作者 邵红旭 韩郑生 孙宝刚 《电子工业专用设备》 2005年第1期20-24,共5页
关键词 soi槽栅cmos 短沟道效应 热载流子效应 栅极漏电
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采用硅片粘合和内向腐蚀法制作的CMOS/SOI器件的辐射响应
15
作者 L.J.Palkuti 武俊齐 《微电子学》 CAS CSCD 1989年第5期70-74,共5页
研究了采用硅片粘接和先用金刚石研磨、然后用非接触抛光的腐蚀方法(BE-SOI)制作薄膜SOI的制造工艺和这种膜的缺陷特性。制作了一些MOS器件,并测试了它们在辐射前后的电特性。采用TEM进行的分析表明。、这种BESOI膜无缺陷。CMOS器件具... 研究了采用硅片粘接和先用金刚石研磨、然后用非接触抛光的腐蚀方法(BE-SOI)制作薄膜SOI的制造工艺和这种膜的缺陷特性。制作了一些MOS器件,并测试了它们在辐射前后的电特性。采用TEM进行的分析表明。、这种BESOI膜无缺陷。CMOS器件具有很高的迁移率和很低的漏电流(小于1.0pA/微米)。这些器件的上表面和边缘的氧化层的辐射响应与体硅器件相近。在10兆拉德(SiO_2)剂量的辐射下,正电荷俘获和界面陷阱产生分别为-0.8和0.8V。 展开更多
关键词 硅片粘合 内向腐蚀 cmos/soi器件
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硅基太赫兹功率放大器研究进展
16
作者 谢克南 李英杰 +1 位作者 张浩 王科平 《固体电子学研究与进展》 CAS 北大核心 2023年第6期467-479,共13页
太赫兹技术在探测、成像及通信等领域已展现出良好的应用前景,硅基太赫兹系统因为具有低成本、小尺寸、高集成度及易于实现大规模阵列化的优点受到广泛关注。太赫兹功率放大器是硅基太赫兹系统中的重要模块,决定系统的能耗、最大辐射距... 太赫兹技术在探测、成像及通信等领域已展现出良好的应用前景,硅基太赫兹系统因为具有低成本、小尺寸、高集成度及易于实现大规模阵列化的优点受到广泛关注。太赫兹功率放大器是硅基太赫兹系统中的重要模块,决定系统的能耗、最大辐射距离和信号质量,近年来硅基太赫兹功率放大器设计得到了长足的发展。本文将从太赫兹技术的应用场景与功率放大器在太赫兹收发系统中的地位、硅基太赫兹功率放大器的关键技术指标和设计难点、基于CMOS/CMOS SOI工艺的太赫兹功率放大器研究进展、基于SiGe工艺的太赫兹功率放大器研究进展四个方面对硅基太赫兹功率放大器的研究现状和技术发展趋势进行综述总结。 展开更多
关键词 太赫兹波 硅基功率放大器 cmos cmos soi SiGe Bicmos
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CMOS/SOI 4kb静态随机存储器 被引量:4
17
作者 刘新宇 孙海峰 +2 位作者 刘洪民 韩郑生 海潮和 《功能材料与器件学报》 CAS CSCD 2002年第2期165-169,共5页
对一种CMOS/SOI4kb静态随机存储器进行了研究,其电路采用1k×4的并行结构体系。为了提高电路的速度和降低功耗,采用地址转换监控Address-Translate-Detector(ATD)、两级字线Double-Word-Line(DWL)和新型的两级灵敏放大等技术,其地... 对一种CMOS/SOI4kb静态随机存储器进行了研究,其电路采用1k×4的并行结构体系。为了提高电路的速度和降低功耗,采用地址转换监控Address-Translate-Detector(ATD)、两级字线Double-Word-Line(DWL)和新型的两级灵敏放大等技术,其地址取数时间为30ns,最小动态工作电流为30mA(工作电压5V,工作频率2MHz),静态维持电流为1mA。CMOS/SOI4kb静态随机存储器采用1.2μm单层多晶、双层金属的SOICMOS抗辐照工艺技术,其六管存储单元尺寸较小:12.8μm×8.4μm,芯片尺寸为:3.6mm×3.84mm。 展开更多
关键词 cmos/soi 静态随机存储器 ATD电路 DWL技术 抗辐照工艺
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高质量栅氧化层的制备及其辐照特性研究 被引量:5
18
作者 张兴 王阳元 《Journal of Semiconductors》 EI CAS CSCD 北大核心 1999年第6期515-519,共5页
通过大量工艺实验开发了采用低温H2-O2合成氧化方法制备薄栅氧化层的工艺技术,得到了性能优良的薄栅氧化层,对于厚度为30nm的栅氧化层,其平均击穿电压为30V,Si/SiO2界面态密度小于3.5×1010cm-2... 通过大量工艺实验开发了采用低温H2-O2合成氧化方法制备薄栅氧化层的工艺技术,得到了性能优良的薄栅氧化层,对于厚度为30nm的栅氧化层,其平均击穿电压为30V,Si/SiO2界面态密度小于3.5×1010cm-2.该工艺现已成功地应用于薄膜全耗尽CMOS/SOI工艺中.同时还开展了采用低温H2-O2薄栅氧化工艺制备的全耗尽CMOS/SOI器件的抗总剂量辐照特性研究,采用低温H2-O2合成氧化方法制备的SOI器件的抗辐照特性明显优于采用常规干氧氧化方法制备的器件,H2-O2低温氧化工艺是制备抗核加固CMOS/SOI电路的优选栅氧化工艺. 展开更多
关键词 cmos/soi 薄栅氧化层 制备 辐照特性
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十二位SOI/CMOS数模转换器的研制
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作者 范秀强 张正番 +4 位作者 刘永光 多新中 张苗 王连卫 林成鲁 《功能材料与器件学报》 CAS CSCD 2002年第1期49-52,共4页
介绍一种SOI/CMOS数模转换器的设计和工艺。电路采用了SOI(SiliconOnInsulator)材料代替常规的体硅,使电路具有高速、抗辐照的特点;同时,电路采用独特分段结构和3—7温度编码电路,降低了对R—2R电阻网络的精度要求,提高了转换精度。
关键词 研制 数模转换器 soi/cmos 模拟开关
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High linearity U-band power amplifier design:a novel intermodulation point analysis method 被引量:1
20
作者 Jie CUI Peipei LI Weixing SHENG 《Frontiers of Information Technology & Electronic Engineering》 SCIE EI CSCD 2023年第1期176-186,共11页
A power amplifier’s linearity determines the emission signal’s quality and the efficiency of the system.Nonlinear distortion can result in system bit error,out-of-band radiation,and interference with other channels,... A power amplifier’s linearity determines the emission signal’s quality and the efficiency of the system.Nonlinear distortion can result in system bit error,out-of-band radiation,and interference with other channels,which severely influence communication system’s quality and reliability.Starting from the third-order intermodulation point of the milimeter wave(mm-Wave)power amplifiers,the circuit’s nonlinearity is compensated for.The analysis,design,and implementation of linear class AB mm-Wave power amplifiers based on GlobalFoundries 45 nm CMOS silicon-on-insulator(SOI)technology are presented.Three single-ended and differential stacked power amplifiers have been implemented based on cascode cells and triple cascode cells operating in U-band frequencies.According to nonlinear analysis and on-wafer measurements,designs based on triple cascode cells outperform those based on cascode cells.Using single-ended measurements,the differential power amplifier achieves a measured peak power-added efficiency(PAE)of 47.2%and a saturated output power(P_(sat))of 25.2 dBm at 44 GHz.The amplifier achieves a P_(sat)higher than 23 dBm and a maximum PAE higher than 25%in the measured bandwidth from 44 GHz to 50 GHz. 展开更多
关键词 cmos silicon-on-insulator(soi) Linearity analysis Milimeter wave(mm-Wave) Power amplifier
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