SOI高压LDMOS器件氧化层抗总电离剂量辐射效应研究

绝缘体上硅(SOI)高压横向扩散金属氧化物半导体(LDMOS)器件是高压集成电路的核心器件,对其进行了总电离剂量(TID)辐射效应研究。利用仿真软件研究了器件栅氧化层、场氧化层和埋氧化层辐射陷阱电荷对电场和载流子分布的调制作用,栅氧化层辐射陷阱电荷主要作用于器件沟道区,而场氧化层和埋氧化层辐射陷阱电荷则主要作用于器件漂移区;辐射陷阱电荷在器件内部感生出的镜像电荷改变了器件原有的电场和载流子分布,从而导致器件阈值电压、击穿电压和导通电阻等参数的退化。对80 V SOI高压LDMOS器件进行了总电离剂量辐射实验,结果表明在ON态和OFF态下随着辐射剂量的增加器件性能逐步衰退,当累积辐射剂量为200 krad(Si)时,器件的击穿电压大于80 V,阈值电压漂移为0.3 V,器件抗总电离剂量辐射能力大于200 krad(Si)。

SOI高压LDMOS单粒子烧毁效应机理及脉冲激光模拟研究

SOI (Silicon-On-Insulator)高压LDMOS (Lateral Double Diffusion Metal Oxide Semiconductor)作为高压集成电路的核心器件,广泛应用于模拟开关、栅驱动及电源管理电路中。通过TCAD仿真软件,开展SOI高压LDMOS器件的单粒子敏感点及器件烧毁机理研究。器件在重离子的影响下产生大量的离化电荷,并在电场作用下发生漂移运动,从而诱发寄生三极管开启,导致器件发生单粒子烧毁(Single Event Burnout,SEB)效应而失效。采取脉冲激光对SOI高压LDMOS器件的单粒子敏感点进行辐射试验,试验结果表明脉冲激光能量为2 n J时,SOI高压LDMOS器件未发生SEB效应,验证了脉冲激光模拟试验评估SOI LDMOS器件抗SEB能力的可行性。

用于200V电平位移电路的薄层SOI高压LDMOS

文章基于1.5μm厚顶层硅SOI材料,设计了用于200 V电平位移电路的高压LDMOS,包括薄栅氧nLDMOS和厚栅氧pLDMOS。薄栅氧nLDMOS和厚栅氧pLDMOS都采用多阶场板以提高器件耐压,厚栅氧pLDMOS采用场注技术形成源端补充注入,避免了器件发生背栅穿通。文中分析了漂移区长度、注入剂量和场板对器件耐压的影响。实验表明,薄栅氧nLDMOS和厚栅氧pLDMOS耐压分别达到344 V和340 V。采用文中设计的高压器件,成功研制出200 V高压电平位移电路。

薄硅膜SOI N型LDMOS浮体效应优化研究

为避免PD SOI浮体效应对高压N型LDMOS器件的击穿电压的影响,本文从SOI LDMOS器件的结构和工艺出发,分析了N型LDMOS衬底电荷积累的影响,研究体引出优化方法,通过流片验证了方案的可行,规避了浮体效应引起的击穿电压的降低及漏电增加,为SOI功率集成工艺的发展提供了相关解决方法。

超薄层SOI高压LVD LDMOS耐压模型及特性研究

针对超薄层高压SOI线性变掺杂(Linear Varied Doping,LVD)LDMOS器件,进行了耐压模型和特性的研究。通过解泊松方程,得到超薄高压SOI LVD LDMOS的RESURF判据,有助于器件耐压和比导通电阻的设计与优化。通过对漂移区长度、厚度和剂量,以及n型缓冲层仿真优化,使器件耐压与比导通电阻的矛盾关系得到良好的改善。实验表明,超薄层高压SOI LVD LDMOS的耐压达到644V,比导通电阻为24.1Ω·mm2,击穿时埋氧层电场超过200V/cm。

高压SOI LDMOS设计新技术——电场调制及电荷对局域场的屏蔽效应在高压SOI LDMOS设计中的应用

针对SOI基LDMOS结构的特殊性,结合高压器件中击穿电压和比导通电阻的矛盾关系,以作者设计的几种新型横向高压器件为例,说明了利用电场调制和电荷对局域场的屏蔽效应来优化设计新型SOI LDMOS的新技术;同时,指出了这种新技术较传统设计方法的优缺点。

在SOI基上设计实现D/A驱动的高压LDMOS开关电路

设计实现SOI基上带有D/A驱动的高压LDMOS功率开关电路,利用D/A变换的灵活性,运用数字电路与高压模拟电路混合设计方法,实现数字控制的耐压为300V的LDMOS功率开关电路.该功率集成电路芯片的实现,为SOI高压功率开关电路提供了一种更为方便快速的数字控制设计方法,同时也为功率系统集成电路提供了一种有效的实验验证,从而证实了功率系统集成的探索在理论上以及工程上具有一定的可行性.

高压SOI-LDMOS截止频率研究

建立了高压SOI-LDMOS截止频率ft的提取方法,并借助半导体器件专业软件Tsu-prem-4和Medici,对截止频率ft与栅源电压Vgs和漏源电压Vds的关系进行了分析;研究了栅氧化层厚度、漂移区注入剂量、SOI层厚度和场极板长度等四个关键参数对截止频率的影响;最后,提出了提高SOI-LDMOS截止频率的方法。

两级非平衡超结SOILDMOS高压器件

针对SOI功率集成电路,提出一种具有两级非平衡超结的SOI LDMOS高压器件。新结构通过调节超结的掺杂浓度,在漂移区形成两级超结结构。在器件反向耐压时,源端的超结n区被快速耗尽,过剩的p型电荷可以降低源端的峰值电场,同时提高漂移区中部的电场;而漏端的超结p区被快速耗尽,过剩的n区与n型外延层共同提供补偿电荷,这种阶梯分布的电荷补偿进一步优化了横向电场分布。这种两级非平衡超结结构缓解了横向超结器件中的衬底辅助耗尽效应,可提高器件的耐压。三维器件仿真结果表明,在漂移区长度为15μm时,该器件的耐压达到300V,较常规的超结器件和具有缓冲层的超结器件分别提高122%和23%。

关键工艺参数对高压SOI LDMOS击穿特性的影响研究

本文基于顶层硅膜厚度为3μm的SOI衬底,设计了一种超薄硅层线性变掺杂漂移区结构的LDMOS晶体管,通过优化漂移区的工艺参数,显著改善了器件的表面电场分布,降低了漂移区两端的电场峰值,提高了横向耐压能力;通过形成超薄硅层漂移区提高了埋氧层处SiO_(2)与Si的临界击穿场强比,提升了器件的纵向耐压能力.采用分区掺杂的方式一次注入后高温扩散以形成漂移区线性分布,简化了工艺流程,对漂移区注入窗口进行了优化设计,实现了较好的漂移区浓度线性分布,通过先刻蚀再氧化的方式对漂移区进行减薄,降低了工艺要求.本文围绕关键工艺参数对器件击穿特性的影响进行了理论与仿真研究,对影响器件击穿电压的关键工艺参数进行了分析讨论,通过TCAD软件对器件工艺流程及特性参数进行了仿真分析,获得了优化的工艺条件.与同类高压器件相比,采用本文工艺结构的器件具有1036 V的高击穿电压,阈值电压为1.3 V,比导通电阻为291.9 mΩ·cm^(2).本文提出的器件所采用的SOI硅层厚度为3μm,易于与纵向NPN、高压CMOS器件兼容,为SOI高压BCD工艺集成的研究提供了参考.

高压SOI pLDMOS器件电离辐射总剂量效应研究

研究了总剂量辐射致使高压SOI pLDMOS器件电学性能的退化,报道了在300 krad(Si)辐射下,高压SOI pLDMOS器件耐压的退化以及阈值电压的负向漂移。通过仿真软件对器件的基础电学特性进行了仿真优化,并且对器件电学性能的退化进行了仿真探究,分析器件性能退化的原因。

基于MEDICI的新型高压SOIP-LDMOS的仿真优化

本文以一个利用Triple RESURF结构实现的新型高压SOI P-LDMOS器件的实例来具体说明如何利用TCAD工具MEDICI对已知的器件结构进行仿真,并根据性能需要优化器件相关参数。

SOI LDMOS晶体管耐压结构的研究

SOI 技术已经成功的应用到功率集成电路中,而击穿电压是功率器件一个重要的参数。本文对SOI LDMOS 的击穿电压进行了分析,介绍了目前国内外几种典型的提高击穿电压的结构,较为详细的分析了RESURF 原理的应用。

具有降场电极U形漂移区SOI-LDMOS的耐压特性

提出了一种具有降场电极 U形漂移区 SOI- L DMOS,借助 2 D泊松方程对其场分布进行解析分析和数值分析 ,结果证明该结构在与 RESURF结构相同的耐压下 ,具有器件长度小 ,漂移区浓度高 ,导通电阻小的特点 .这表明降场电极是一种缓和漂移区掺杂浓度和耐压之间矛盾的有效方法 .该结构是一种器件耐压与导通电阻优化的新途径 .

集成抗ESD二极管的SOI LIGBT/LDMOS器件结构及其制作方法

为探索与国内VLSI制造工艺兼容的新型SOI LIGBT/LDMOS器件与PIC的设计理论和工艺实现方法,首次提出含有抗ESD二极管的集成SOI LIGBT/LDMOS器件截面结构和版图结构,并根据器件结构给出了阻性负载时器件的大信号等效电路.探讨了该结构器件的VLSI工艺实现方法,设计了工艺流程.讨论了设计抗ESD二极管相关参数所需考虑的主要因素,并给出了结构实现的工艺控制要求.

全耗尽SOI LDMOS阈值电压的解析模型

通过准二维的方法,求出了全耗尽SOILDMOS晶体管沟道耗尽区电势分布的表达式,并建立了相应的阈值电压模型。将计算结果与二维半导体器件模拟软件MEDICI的模拟结果相比较,两者误差较小,证明了本模型的正确性。从模型中可以容易地分析阈值电压与沟道浓度、长度、SOI硅膜层厚度以及栅氧化层厚度的关系,并且发现ΔVth与背栅压的大小无关。

具有高压互连线的多区双RESURF LDMOS击穿特性

对600V以上级具有高压互连线的多区双RESURF LDMOS击穿特性进行了实验研究,并对器件进行了二维、三维仿真分析.利用多区P-top降场层的结终端扩展作用以及圆形结构曲率效应的影响,增强具有高压互连线的横向高压器件漂移区耗尽,从而降低高压互连线对器件耐压的影响.实验与仿真结果表明,器件的击穿电压随着互连线宽度的减小而增加,并与P-top降场层浓度存在强的依赖关系,三维仿真结果与实验结果较吻合,而二维仿真并不能较好反映具有高压互连线的高压器件击穿特性.在不增加掩模版数、采用额外工艺步骤的条件下,具有30μm高压互连线宽度的多区双RESURF LDMOS击穿电压实验值为640V.所设计的高压互连器件结构可用于电平位移、高压结隔离终端,满足高压领域的电路设计需要.

一种新型的低导通电阻折叠硅SOI LDMOS

提出了一种具有折叠硅表面SOI-LDMOS(FSOI-LDMOS)新结构.它是将硅表面从沟道到漏端的导电层刻蚀成相互排列的折叠状,且将栅电极在较薄的场氧化层上一直扩展到漏端.由于扩展栅电极的电场调制作用使FSOI-LDMOS在比一般SOI-LDMOS浓度高的漂移区表面,包括折叠硅槽侧面形成多数载流子积累,积累的多数载流子大大降低了漂移区的导通电阻.并且沟道反型层浓度基于折叠的硅表面而双倍增加,沟道导通电阻降低.通过三维仿真软件ISE分析,这种结构可以在低于40V左右的击穿电压下,获得超低的比导通电阻.

全耗尽SOI LDMOS击穿电压的分析

SOI技术已经成功地应用到功率集成电路中,击穿电压是功率器件一个重要的参数。文章分析了SOI LDMOS的击穿电压与漂移区掺杂浓度的关系,并计算了击穿电压。文中首先定义出漂移区临界掺杂浓度,然后分别给出了实际掺杂浓度高于和低于临界掺杂浓度的击穿电压计算公式。计算结果与文献中给出的数值相吻合,证明了模型的正确性。

SOI硅膜厚度对RESURF LDMOS参数的影响

对SOI LDMOS进行了建模,得到了器件各主要参数的最优值与 SOI硅膜厚度的关系式.以此为基础用专业软件Medici和Tsuprem 4对器件进行了模拟,得到了最优漂移区浓度、最优击穿电压等参数随 SOI硅膜厚度的变化曲线,这些结果对实际器件的设计以及工艺生产具有参考意义.