基于比特自检SR-Latch PUF与纠偏算法的密钥生成

首先提出了一种动态自检SR-Latch PUF(SR锁存物理不可克隆函数)结构,在SR-Latch PUF中引入PDL附加延迟线来检测SR-Latch PUF单元内部信号偏差的大小,从而检测并标记出可靠的PUF单元;其次提出了一种基于可靠性置信信息的去偏算法,将不可靠的PUF单元引入经典冯诺依曼算法的去偏过程中,改善PUF响应的偏置特性并提升了PUF的利用率;最后综合利用可靠性动态自检SR-Latch PUF、去偏算法设计了一个密钥产生电路.FPGA验证结果表明:与现有技术相比,本方案中密钥生成的错误率可以达到1×10-9,硬件开销降低了约30%.提出的去偏算法比现有算法的PUF利用率提升了32%,通过消除辅助数据的熵泄露提升了密钥的整体安全性.

一种新颖的抗辐射加固SR锁存器设计

为了设计出抗辐射加固的DC-DC开关电源振荡器,其中SR锁存器的抗辐射性能至关重要,提出了一种新颖的抗辐射加固SR锁存器电路.该抗辐射加固SR锁存器基于空间冗余设计的思想,已经在标准商用2P5M0.25μm工艺下设计和验证,电路版图面积为130μm×50μm,能够抗最大的总剂量效应为100kRad(Si),可以承受的最大线性能量传输LET为85 MeV-cm2/mg.相比于三模冗余SR锁存器,所设计的抗辐射加固SR锁存器电路的晶体管数目更少,电路节点的临界电荷更大,在电路节点同时发生多处翻转的情况下,抗单粒子翻转的成功率更高.

一种基于时间域的4倍插值高能效Flash ADC

采用65 nm CMOS工艺,基于时间域4倍插值技术,设计了一款6位3.4 GS/s Flash ADC。该插值技术可以将N位Flash ADC的比较器数量从传统的2^(N)-1减少到2^(N-2)。与传统插值技术不同,该技术利用简单的SR锁存器有效地实现了4倍插值因子,而无需额外的时钟和校准硬件开销,在插值阶段只需要校准2^(N-2)个比较器的失调电压。在不同的工艺角、电源电压和温度(PVT)下,SR锁存器中的失调电压不超过±0.5 LSB。该ADC的采样频率达到3.4 GS/s,其在Nyquist输入时的ENOB达到5.4位,在1V电源下消耗12.6 mW的功耗,其Walden FoM值为89 fJ/(conv·step)。

基于互连线电容耦合的SR锁存电路研究

通过对线间电容耦合模型的研究,提出了一种基于互连线电容耦合的SR锁存电路设计方案.该方案首先分析互连线间电容耦合关系,利用MOS管栅极电容模拟互连线电容;然后利用电容耦合结构与线计算特性,设计或非逻辑门电路,在此基础上实现基于互连线电容耦合的SR锁存电路;最后在TSMC65 nmSpectre环境下仿真验证.结果表明:所设计的电路逻辑功能正确,且具有低硬件开销特性.

直流系统电流电压快速保护系统

针对直流系统发生过流或过压故障,设计了一套基于判别直流系统电流或电压瞬时值是否越限的快速保护系统,以快速切除故障,减轻故障影响。

通过光耦和SR锁存器实现的交流系统快速差动保护

分析基于电气量有效值的微机保护的响应延迟问题,指出微机保护的采样数据窗口时间会对电力设备的健康状况及电力系统的暂态稳定性造成负面影响。以单母线差动保护为例,设计了一套基于电流瞬时值的通过光耦和SR锁存器实现的快速差动保护系统,给出了该系统在母线故障前后的相关电气量波形图并进行了分析。分析结果表明,该快速差动保护系统可在相关主设备发生短路故障后立即动作,较传统微机型差动保护能更快切除短路故障,缩短了电力设备经受故障电流时间并提高了系统暂态稳定性。

一种时间放大器的线性范围扩大技术

提出了一种扩大时间放大器线性范围的技术.采用这种方法的时间放大器可同时应用于较大尺寸和较小尺寸的工艺下时间数字转换器以及全数字锁相环的设计.时间放大器采用2个传统的基于SR-latch的时间放大器,通过调整逻辑和参数组合而成,以达到在时间放大器比较小的输入输出延迟的条件下实现线性范围最大化的目的.该方法通过采用0.18μm工艺和采用90 nm工艺的时间放大器的设计进行验证,采用0.18μm工艺的时间放大器放大倍数48,线性度1 bit,裕度30 ps,线性范围达到了61 ps,仿真得到电路最终参数与计算值吻合;采用90 nm工艺的时间放大器放大倍数48,线性度1 bit,裕度10 ps,线性范围达到了23 ps也满足要求.