利用SSCG有效抑制EMI

作为新的EMI抑制技术,目前SSCG（扩频时钟发生器）的应用正在迅速扩展.

SSCG——降低EMI的新秘技

2002年10月,喷墨打印机公司Canon开始贩售一款“PIXUS 550i”的打印机。黑白印刷时每分钟18页,若是彩色打印时则每分钟约11页。光看这样子的产品规格,丝毫感受不到有何特殊之处,但是,如果察看该公司内部的文献,里头可大有文章。这是该公司首次在喷墨打印机率先采用一种称之为“SSCG (Spread Spectrum Clock Generator)”器件的处女作。基于何故,为何会运用这类器件呢? 依据Canon公司表示,通过内部使用SSCG专用LSI,不仅克服了恼人的EMI问题。整个产品的设计开发工程时间足足减少了30％。更令人兴奋的是,过去习惯使用铁氧体垫圈(Ferrite bead)抗EMI的器件数量也少了20余个,对于从事电磁干扰工作的人员更是一大利多。随着抗EMI的器件数量的减少,试作、检证的作业时间也少了一半。难怪商机敏锐的器件厂商积极参与、涌进这个市场来抢得商机。

基于E-TSPC技术的10 GHz低功耗多模分频器的设计

基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。

10GHz低相噪扩频时钟发生器的设计与实现

基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10^(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.

10GHz扩频时钟发生器的设计

扩频时钟是一种减少数字芯片电磁干扰的有效方法.它采用预设好的调制波形,在一定频率范围内对时钟信号进行频率调制.通过小数分频频率综合器和3阶ΔΣ调制器实现了一款10GHz扩频时钟发生器.通过改变多模分频器的分频比来实现扩频的功能.此扩频时钟发生器包括一个传统的锁相环,一个数字3阶MASH 1-1-1ΔΣ调制器和一个波形产生器.扩频时钟发生器产生下扩频5 000×10^(-6)的中心频率为10GHz的信号,调制波形为三角波,调制频率为30.525kHz.本设计已经采用55nm CMOS工艺流片,在1.2V电源电压下的总功耗为20mW.峰值降落为29.3dB,1 MHz频偏处的相位噪声为-110dBc/Hz.

一种SATA Ⅲ的Sigma-Delta小数分频扩频时钟产生器设计

整数分频扩频时钟产生器具有较大的频率分辨率,不能满足SATA Ⅲ的要求,针对该问题提出了一种SATA Ⅲ的6 GHz Sigma-Delta小数分频扩频时钟产生器的设计。扩频时钟产生器基于65 nm CMOS工艺,采用了数字MASH SigmaDelta频率调制技术和一个产生33 k Hz的三角波产生器,输出频率达到6 GHz,向下扩频达到5 000 ppm。测试结果表明,在1.2 V的电源电压下,功耗为48 m W,非扩频时钟的峰峰抖动为8 ps,电磁干扰降低了15 d B。Sigma-Delta小数分频扩频时钟产生器克服了整数分频器扩频时钟产生器的缺点,较好地满足了SATA Ⅲ的要求。

采用扩展频谱时钟技术降低电磁辐射

扩展频谱时钟技术是一种用来降低电子系统电磁辐射的最新技术,近年来在国外已被成功地用于以微处理器为核心的电子设备以及外设。采用理论与实验相结合的方法,在计算机的PCI扩展设备上采用MAXIM公司提供的可编程扩展频谱时钟芯片替代设备主时钟,进行了比较测试,用实验的手段验证了使用扩展频谱时钟降低电磁辐射水平的抑源方法。

一种SATA Ⅲ失调锁相环扩频时钟产生器设计

扩频时钟产生器可以分散频率谐波的能量、减小单位带宽内的辐射能量,因此,扩频时钟产生器广泛应用在SATA Ⅲ等系统中。给出了一种基于失调锁相环技术的SATA Ⅲ扩频时钟产生器的设计方法。在扩频时钟产生器中,一个低频扩频信号和一个直接数字频率合成器进行频率合成,然后和一个高频信号混频,产生一个更高的调制参考源。扩频时钟产生器采用1.2 V 0.13μm CMOS工艺,功耗为21.16 m W,主要的频率功率减小了16 d B,芯片面积0.7*0.45 mm2。测试结果表明,采用失调锁相环技术,扩频时钟产生器具有较低的时钟抖动,较小的EMI辐射功率,较好地满足了SATA Ⅲ的需求。

采用快速建立双电荷泵技术的扩频时钟产生器设计

传统的扩频时钟产生器具有较长的建立时间,同时芯片面积较大。针对上述问题,给出了一种采用快速建立双电荷泵技术的低抖动分数扩频时钟产生器(SSCG)的设计。快速建立双电荷泵技术不但可以减小芯片面积,而且通过控制SSCG建立过程中电荷泵(CP)的工作顺序来缩短建立时间。SSCG中的多模分频器采用差分动态触发器技术来减小芯片面积,降低功耗和抖动。SSCG采用0.13μm CMOS工艺制造,3.91μs的建立时间远快于采用传统SSCG技术的8.11μs,在1.5 GHz 250个周期内随机抖动和总抖动分别为2.7 psrms和3.3 psrms。EMI减小了10 d B,符合SATA的技术要求。芯片面积为0.3 mm×0.7 mm,功耗为18 m W。测试结果表明,采用快速建立双电荷泵技术,建立时间大幅度缩短,芯片面积也有了较大的优化。

展频时钟生成器的设计与仿真

提出了一种展频时钟生成的方法,使用MATLAB和SIMULINK开发出了快速模拟基于分数N型频率合成器的展频时钟生成器的环境。它能够帮助设计者快速准确地确定系统各个模块的参数,缩短设计的周期。仿真结果显示,这个系统达到了预期的要求,证明这个模拟器是比较有效的方法。

200 MHz可编程扩频时钟发生器

本文介绍了一种自主设计的可编程扩频时钟发生器。该扩频时钟发生器的输出频率为25-200MHz,基于Hershey Kiss波形调制,采用双sigma-delta调制器实现信号调制,可实现中心扩频和下扩频。测试样片采用130nm CMOS工艺制造,扩频后输出信号峰值功率最多下降16.2dBmW。