一种抑制同步开关噪声的新型蜂窝状电磁带隙结构

为了解决印刷电路板(printed circuit board,PCB)上高速电路中由于同步开关噪声(simultaneous switching noise,SSN)所引起的信号完整性问题,设计了一种新型蜂窝状电磁带隙结构(cellular electromagnetic band gap structure,CE-EBG),把传统的四边形周期单元改进为六边形,抑制同步开关噪声。利用HFSS软件对CE-EBG进行了建模和阻带特性的仿真。仿真结果表明,当抑制深度为-30 d B时,抑制带宽为3.75 GHz,相对带宽为132%,其中上限截止频率为4.7 GHz,下限截止频率为0.95 GHz。和传统的四边形EBG结构相比,其相对带宽增加了15%。在仿真基础上采用PCB工艺制作了CE-EBG结构实物,实测结果与仿真结果良好吻合。

基于随机开关频率SVPWM的永磁同步电机降噪研究

在永磁同步电机控制系统中,传统的空间矢量脉宽调制(SVPWM)会在开关频率及其倍频处产生大量的电压谐波,针对该问题,提出了一种改进的随机开关频率SVPWM控制策略,通过在随机开关频率SVPWM中引入幅值随机变化的正弦函数,并选择合理的参数,应用于永磁同步电机电压谐波频谱扩展,该方法使谐波频谱分布更加均匀,并且进一步降低了谐波幅值,有效削弱了电磁噪声。通过仿真对比分析和谐波扩展性能评估,验证了新型随机SVPWM控制策略的优越性。

高速PCB电路中同步开关噪声的分析

随着科学技术的发展,电路系统的时钟频率也在不断的提高,与之而来的高速PCB中的同步开关噪音问题也日益突出,严重制约着高速PCB电路的发展。本文将简单介绍高速PCB电路的信号完整性理论,分析研究同步开关噪音的抑制措施,为相关工作者提供参考借鉴。

基于比特重排的减少机顶盒芯片DDR接口SSN的方法

封装电感引起的SSN(Simultaneous Switching Noise,同步开关噪音)效应阻碍低成本QFP(Quad Flat Package,四方型扁平式封装)封装的机顶盒芯片的DDR SDRAM(Double Data Rate Static Random Access Memory,双速率静态随机访问存储器,DDR)接口的传输频率.本文利用视频数据的相关性,及DDR颗粒的数据比特可以任意交换的特点,提出对DDR接口数据进行数据比特重排的方法来降低SSN效应.视频解码器使用到的数据在二维空间上高度相关.在DDR接口版图设计时将高比特位的数据与低比特位的数据在空间上交错放置,可使得DDR接口的电流分布更加平衡,减少通过封装寄生电感的平均电流,最终减少SSN.本文提出的方法成功用于台积电55rm工艺高清机顶盒芯片的设计.QFP封装的样片的DDR接口传输速率达到1066Mbps.

一种高性能数字输出端口电路设计

传统多电源系统数字输出端口存在上拉、下拉竞争和上升沿与下降沿的严重不对称等问题,使得延时功耗积很大;而电压波动和误触发导致系统SSN噪声较大.针对这2个问题,提出一种采用快速低转高电平转换电路结构和抗地弹效应输出电路的新型输出端口电路结构,在smic18mmrf工艺下流片.测试结果表明,电平转换单元功耗延时积较传统结构减小5%~15%,SSN噪声幅度减少30%以上,有效提高了输出端口电路性能.

高速PCB中电源完整性的仿真与分析

随着半导体工艺的发展,在电子系统高功耗、高密度、高速、大电流和低电压的发展趋势下,高速PCB设计领域中的电源完整性问题变得日趋严重。本文研究了高速PCB设计中出现的电源完整性问题,并对其进行了仿真分析。

同步开关噪声的分析和仿真

随着电子信息产业的高速发展,系统的高集成度、大规模和低功耗等特点,使得高速电路板设计的电源完整性变得尤为重要。印制电路板中同步开关噪声是影响高速电路发展的主要原因。本文针对同步开关噪声进行了分析,并分析了产生同步开关噪声的主要原因以及解决同步开关噪声的主要方法。最后利用SPEED2000仿真工具对不同同步开关驱动数目对电源完整性的影响做了仿真,得出开关驱动开关越多,同步开关噪声越大。

Renesas ISL70005SEH抗辐射双输出点负载稳压器解决方案

Renesas公司的ISL70005SEH和ISL73005SEH是抗辐射双输出点负载集成的同步降压和低压降稳压器,包括了高效率同步降压稳压器和低噪音低压降(LDO)稳压器.降压稳压器采用兵电压模式控制架构,采用电阻可调整的开关频率在100k Hz到1MHz.外接可调整的回路补偿在稳定性和输出动态范围间达到最佳.

高颜值实力派 海韵Prime 750 Titanium PC电源

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