基于ASIC技术的1553B IP核的设计

针对卫星轻小型化的应用需求和现有1553B总线接口设计存在缺陷的问题,提出一种面向航天器综合电子的1553B总线协议ASIC芯片设计方案,并介绍了自主研发的1553B协议IP核设计.1553B IP核采用自顶向下的设计方法,使用Verilog硬件设计语言进行编程,实现了1553B总线中的总线控制器BC和远程终端RT功能.分别从1553B IP核总体框架、BC/RT共享模块、BC功能模块和RT功能模块详细介绍了IP核的设计.1553B IP核设计完成模块仿真验证、ASIC芯片系统仿真验证和FPGA验证,通过DDC的1553B板卡对设计进行验证,误码率小于10^(-9).实验结果表明,本IP核设计具有可靠性高、可移植性强、资源占用少、实时性好的特点.

一种面向航天器综合电子的ASIC芯片设计

航天器综合电子系统通用功能集成并芯片化是目前航天器电子系统的发展趋势.针对中国航天器电子系统小型化、综合化的应用需求,提出一种面向航天器综合电子的ASIC芯片设计方案,分析了ASIC芯片设计中的关键技术,包括芯片系统工作模式、IP核的开发应用、可靠性和低功耗设计,1553B简易终端控制模式是芯片的技术特色和典型应用.ASIC芯片的功能设计、系统仿真验证、FPGA验证和物理设计均已完成,进入流片状态.芯片的FPGA验证结果证明了芯片设计的有效性和可靠性.ASIC芯片旨在达到国军标548S的要求,应用场景是航天器内数据总线接口单元和遥测遥控.

星地高速数传系统LDPC编码器ASIC集成芯片设计

面向高分辨率对地观测卫星的高速数传应用需求,提出了一种低实现复杂度、多码率融合的LDPC并行编码结构,以及采用该结构的编码器芯片设计方案。基于TSMC 130 nm CMOS标准单元库,该编码器芯片在200 MHz时钟下能够达到1.6 Gbps的吞吐率,硅片面积为5.495 mm2,功耗仅为184.3 m W。与传统结构设计的相同吞吐率的LDPC编码器芯片相比,本文方案可以将存储空间需求降至传统结构的18.52%,硅片面积和功耗分别下降至传统结构的20.3%和83.3%,非常适用于超高速星上通信应用。

一种日用定时器ASIC的设计

介绍使用 DSCH和 Microwind两种教学 EDA软件设计一种日用定时器 ASIC的方法与步骤 ,可供对学生进行芯片设计教学实践时参考。

可编程ASIC与MCS51单片机接口设计及实现

针对可编程ＡＳＩＣ和ＭＣＳ５１单片机的特点，对两者之间的接口方式进行了分析。用Ｖｅｒｉｌｏｇ ＨＤＬ给出了几个实用的接口参考程序。

基于VHDL的ASIC芯片开发平台的研制

介绍了“基于VHDL的ASIC芯片开发平台的研制”的研制背景意义说明了该项目的成果“ASIC (VHDL)应用开发系统”所具备的功能及特点,还总结了项目研制过程中的技术考虑。

基于SIXS-ASIC的半导体传感器信号读出电子学系统的研制

介绍了一种用于半导体传感器信号读出的专用集成电路(ASIC,Application-Specific Integrated Circuit)的基本结构和工作原理,分析其测试需求,设计并实现了基于该ASIC芯片的探测器读出电子学系统。描述了测试系统的主要硬件电路设计以及对该芯片的控制流程,上位机通过USB与该电子学系统进行双向通讯,并利用FPGA对该ASIC芯片进行时序控制以及数据采集。最后,对测试系统进行功能测试,采用信号发生器给系统注入模拟不同沉积能量的半导体传感器信号,得到能谱图及相应的线性响应曲线。最后,分别用放射源90Sr/90Y和207Bi对该电子学系统进行性能测试,得出各自的能谱图。

高速SDLC协议通信控制器的专用集成电路(ASIC)设计

本文分析了采用系统集成思想设计的SDLC协议通信控制器的工作原理及系统要求,在自顶向下的设计原则下,提出了该通信控制器ASIC的设计原理,阐明了该ASIC在系统应用中的巨大优越性.

利用微处理器实现ASIC芯片设计的功能验证

ASIC芯片全定制费用高、风险大、周期长,因此在全定制之前一般先用FPGA或CPLD等可编程逻辑器件做功能验证。但在一些空间极为有限、成本极低的应用场合,采用FPGA或者CPLD显然不是最佳的解决方案。而利用体积小、性能强、成本低的单片机实现芯片全定制将是一个不错的选择。按此设想,本文给出了一种基于微处理器的科学、经济、快速的ASIC芯片功能验证方案,并成功设计出用于某通信设备中的专用加密芯片。

星载ASIC芯片单粒子效应检测及在轨翻转率预估

为获得某星载专用集成电路(ASIC)控制运算芯片在轨单粒子翻转率,开展了不同线性能量传递(LET)值重离子辐照试验,并根据试验结果量化评估了该芯片抗单粒子翻转效应性能并获得了单粒子翻转截面。试验结果表明不带检错纠错(EDAC)功能的ASIC芯片静态随机存取存储器(SRAM)区单粒子翻转阈值低于1.7 MeV·cm2·mg-1,并随着重离子LET值增加,单粒子翻转位数迅速上升;带EDAC功能的ASIC芯片的单粒子翻转阈值为3.7 MeV·cm2·mg-1。根据试验获得的单粒子翻转截面,参考卫星飞行任务轨道参数和空间辐射环境计算得到了芯片在轨翻转率,无EDAC功能器件的在轨翻转率为1.29×10-6 bit-1·d-1,有EDAC功能器件为1.19×10-6 bit-1·d-1。分析结果表明经过辐射加固后,具有EDAC功能的ASIC控制运算芯片抗单粒子效应性能可以满足卫星在轨运行要求。

34Mbit/s光纤数字复用设备ASIC

介绍一种用于34 Mbit/s 1B1H 光纤数字复用通信设备的专用大规模集成电路 WGOE34的主要特点及设计过程。

专用集成电路设计中的芯核和设计复用技术

在“片上系统”等高复杂度的芯片设计中 ,典型的知识产权产品——芯核的应用以及设计复用技术越来越成为流行的关键设计技术。文中全面地介绍了芯核的含义、选用原则、基于芯核的芯片设计的验证模型和解决方案 ,以及芯核对 EDA技术和产业的影响。

低功耗便携式数字音频广播收音机中AAC LC解码器的设计优化

针对目前数字音频广播(DAB)收音机中DSP软件AAC+解码器功耗大的问题,该文提出了低功耗AAC LC解码器的ASIC设计,以极低的硬件代价完成了最基本的DAB+节目解码,加入DAB解码芯片后巧妙地实现了DAB+和DAB两种不同标准的兼容。该文设计优化了反量化与IMDCT算法,使用了分时工作法,从而实现了低功耗。该设计的系统时钟为16.384 MHz,采用0.18μm CMOS工艺,功耗约为6.5 mW,并与DAB信道解码结合,通过了FPGA开发板上的实时验证,且完成了芯片的版图设计,芯片面积为14 mm2。

交流接触器节能专用芯片的设计与实现

在对交流接触器能耗进行分析的基础上,根据交流接触器可用强激磁吸动和弱激磁吸持的特点,将其电磁系统的交流运行方式改为直流运行方式,采用自转换式改变占空比的节能方案,设计开发了一款智能型交流接触器节能专用集成电路芯片ZDLX。此芯片采用0.5μm混合信号CMOS工艺。实测结果表明,此芯片配合交流接触器使用后可将后者功耗降低90%(仅为原功耗的10%)。因此该节能专用芯片ZDLX具有重要的社会和经济价值。

VLSI设计中一种新型的功能验证方法

本文在研究了传统的VLSI设计中采用的功能验证方法后,分析了各种方法的特点和不足之处。提出了一种新型的适合于大规模集成电路功能验证的新方法,详细介绍了这种功能验证方法的度量进度机制和验证完备性判断依据,并给出了这种新方法的操作流程和关键点。

基于VHDL语言的洗衣机控制系统设计

通过洗衣机系统的设计,详细介绍了如何使用硬件描述语言VHDL设计复杂逻辑电路的步骤和过程,以及应用美国ALTERA公司的MAX+PLUS Ⅱ软件进行系统设计及仿真的方法.通过设计,可以看到应用EDA技术进行系统设计、逻辑综合和模块仿真是数字系统设计的重要手段。

交流接触器节能专用芯片的设计与实现

大中型交流接触器在正常工作时,交流电通过交流接触器的线圈会消耗一定的能量,同时会产生较大的电磁噪声,还会使线圈温度上升,缩短交流接触器的使用寿命。本文在对交流接触器能耗进行分析的基础上,根据交流接触器可用强激磁吸动和弱激磁吸持的特点,改变其电磁系统的交流运行方式为直流运行方式,采用自转换式改变占空比的节能方案,设计开发了一款智能型交流接触器节能专用集成电路芯片ZDLX。此芯片采用0.5μm混合信号CMOS工艺制程。实测结果表明此芯片配合交流接触器使用后可将后者功耗降低90%(仅为原功耗的10%)。交流接触器的使用量大面广,因此该节能专用芯片ZDLX具有重要的社会价值和经济价值。

EDA技术在现代电子领域的发展与应用

EDA技术的产生与发展带来了全新的技术理念。其采用ASIC(Application Specific Integrated Circuits)芯片进行设计,用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式。这不仅提高了电子电路的设计效率,而且提高其在通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域范围。进而提高了我国在电子工业世界市场上的生存、竞争与发展。

基于安全与纠错算法的增强型蓝牙基带研究与实现

基于蓝牙在安全、纠错和抗干扰方面的不足,分析和改进了蓝牙协议数据链路层的跳频和纠错算法。分析了基于高级加密标准(AES)迭代型分组密码算法构造的新型跳频序列的性能,仿真结果表明该序列具有良好的安全性、均匀性和相关性。针对蓝牙DM分组,采用了融合交织编码和前向纠错的增强型纠错机制,并基于Gillbert-Elliott信道模型进行了仿真。结果表明该增强型纠错机制大大提高了数据传输的抗干扰能力。提出了基于AES的跳频序列发生器和融合交织编码的增强型纠错机制的ASIC实现结构,并运用低功耗和资源优化技术,给出了VLSI实现结果。基于改进算法IP,实现了高安全、强纠错的增强型蓝牙基带,并结合标准蓝牙基带进行了性能分析。最后,采用基于平台的设计方法,搭建了蓝牙SoC系统平台,并进行了实测。

基于缓冲器的ASIC芯片时序优化设计

超大规模集成电路制造工艺的飞速发展以及集成度的持续提高使得芯片时序收敛的难题日益凸显,时序作为数字芯片物理设计中的核心指标之一,其重要性不言而喻。在集成电路设计中,缓冲器的添加旨在优化扇出和降低互连线延迟,进而改善时序性能。然而,由于EDA工具在预测标准单元位置方面的局限性,自动插入缓冲器的方法可能存在不合理性。本文针对一款ASIC芯片的布局布线设计进行了深入探讨,采用Innovus作为设计工具,在布局阶段通过一种针对缓冲器插入的方法进行优化,实验结果表明,这一方法显著改善了布局布线后的设计结果,加速了时序的收敛过程。