适用于SerDes接收器DFE的高速动态比较器

在SerDes电路中,高速数据传输的关键在于均衡的速率,因此随着SerDes对数据传输速率要求越来越高,对SerDes中接收器的判决反馈均衡器的速率要求也在提高。作为自适应判决反馈均衡器的关键组成部分,比较器的延时大小决定了自适应均衡器的判决容限。为了满足低压应用对高速率比较器的低延迟要求,文章基于传统双尾比较器提出一种新的适用于SerDes接收器中判决反馈均衡器的高速差分信号动态比较器电路。在TSMC 28 nm CMOS工艺下,当电源电压为1 V时,平均延迟时间为52.58 ps,可满足高达15 Gbit/s数据速率的判决反馈均衡器应用需求。

基于高速SerDes接口芯片的ATE测试板设计

随着通信技术的飞速发展,高速串行互连以其结构简单、不需要传输同步时钟和相比并行传输具有更高数据传输效率等优点而成为了现代通信和数据传输的重要组成部分。随着对数据传输速率要求的不断提高,串化器/解串器(SerDes)接口应运而生。作为高速串行通信的重要组成部分,对其芯片的研究和设计一直是一个热点。主要从基本原理和测试需求2个方面入手,研究分析了高速SerDes接口芯片的测试方案和ATE测试板设计方法。介绍了高速SerDes接口芯片的基本工作原理、回环功能测试和关键测试参数。并从叠层结构、走线规则和板材选取3个方向阐述了ATE测试板的设计方法。

基于ATE的SerDes功能测试技术研究

随着半导体行业的发展,特别是传输接口的发展,人们对传输速度的要求越来越高,串化器/解串器(SerDes)技术正在取代传统的并行传输成为新型的高速串口接口的主流。SerDes高速串行接口电路接口复杂,性能要求严格,为保证电路正常生产测试,对SerDes电路功能测试技术研究非常必要。基于ATE测试机台,重点针对SerDes类型电路的功能测试方法进行了研究。

基于EPON的SerDes差分信号完整性分析设计

为保证SerDes接口的差分信号完整性,在高速PCB硬件设计阶段,采用合理的差分传输架构并融入信号完整性分析和仿真技术。设计了EPON光模块LTB3421和TK3713之间的SerDes差分硬件电路,借助Cadence仿真工具,仿真分析差分传输中的共模串扰噪声和差模信号眼图的信号完整性问题,实现SerDes接口电路的最优化设计。

一种高速SERDES抖动容限的高效仿真验证方法

文中针对高速SERDES总线接收端的验证提出了一种抖动容限验证方法,有效降低了流片风险。由于受温度、布线、信道寄生的影响较大,高速SERDES需要保证在恶劣信道,尤其是大的抖动干扰时仍能稳定工作,设计阶段对接收电路抗抖动特性的评估是一个复杂的验证过程,鲜有报道。文中基于对PCIE,SRIO,FC等信道和协议的研究,提出一种快速高效的RX端抖动容限的验证评估方法。经验证采用该模型能方便准确地评估RX的特性,经电路流片后,实际测试表明,采用该方法评估的抖动容限结果与测试结果精确符合,可在设计阶段显著优化RX的性能,并大幅降低流片的风险。

一种基于SerDes总线的机载雷达波控系统设计

波控系统是相控阵雷达天线的一个重要的子系统。相控阵天线的波束合成、捷变以及赋形功能都需要由波控系统调度控制完成。传统波控系统由波控分机与波控单元的独立分级和模块组成,不能满足机载雷达空间尺寸小、速率要求高以及线缆布局轻量化的要求。本文设计并实现了一种基于Serializer/Deserializer(SerDes)总线的波控系统,通过将各模块集成在天线阵面的内部的方式,减小了对体积与重量需求,在模块间使用SerDes总线作为数据传输链路,传输速率达到2Gbit/s的同时大大简化了芯线的连接。对系统/模块的设计、定时同步技术、高速链路设计方法与进行了阐述,最终的天线阵面性能测试结果验证了该系统的可实现性。

自适应动态延时调整的SERDES技术在宽带数据传输中的应用

针对宽带高速数传需求,提出了一种基于SERDES技术实现高速传输的解决方法。通过对串行器/解串器(SERDES)原理进行研究,提出了一种利用Idelay原语实现SERDES延时的自适应动态调整方法,可动态调整延时2.496 ns,解决了SERDES传输时固有的相位漂移问题。实验结果表明,基于SERDES技术,可实现60个通路、每路850 Mb/s的传输速度,满足了项目需求,且易于移植,对于高速、多路数传系统设计有参考意义。

一种SerDes集成与复用方法

本文首先介绍了Cadence公司的SalvoPlus多协议SerDes的硬件结构与接口特性,SalvoPlus多协议SerDes PHY支持包括PCIe、SRIO、Ethernet、JESD204B在内的多种协议,其次介绍了SerDes与片上控制器进行系统集成的方法,最后介绍了复用多个控制器的实现方案。

PCI Express中2.5Gbps高速SerDes的设计与实现

PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复CDR技术展开研究,采用基于锁相环结构的数据时钟恢复技术设计了一款2.5Gbps速率的高速物理层电路,并基于0.13μm CMOS工艺设计了版图实现。基于HSPICE的模拟结果表明,此设计完全满足了PCI Express的要求,其抖动的均方根值为1.51ps,峰峰值为8.14ps。

基于差分编码技术的12.5Gbit/s高速SerDes发射机

研究并设计了一种基于差分编码技术的12.5 Gbit/s高速SerDes发射机。该电路由并串转换模块、去加重控制模块和驱动模块组成。驱动模块采用电流模逻辑异或门结构,动态负载的加入可以在降低功耗的同时实现与传输线的阻抗匹配。首次提出在并串转换模块中加入差分编码电路的解决方案,以保证原码输出,从而使数据在发射机内完成差分编解码的过程。后仿真结果表明,发射机数据传输速度达到12.5 Gbit/s。此时发射机整体功耗为39 mW,输出总抖动为0.05 UI,远小于JESD204B标准所要求的0.3 UI。

SERDES在冗余切换功能中的应用

文章讨论了如何利用SERDES在程控交换机公共控制单元的系统冗余切换功能中实现大量并行数据的传输,详细介绍了程控交换机公共控制单元利用SERDES进行大量并行数据传输的工作原理和具体实现过程以及实际应用中的注意事项。SERDES的应用,大大提高了数据传输的可靠性和稳定性,从而使整个交换机系统的稳定性和工作效率显著提高。

10GB/s高速SERDES电路的MUX/DEMUX设计

介绍了一种适用于高速串并转换电路(SERDES)的MUX/DEMUX,采用0.18μmCMOS工艺,数据传输速率达到10GB/s。该电路主要由锁存器、选择器和时钟分频器3个模块组成,采用1.8V电压供电,MUX和DEMUX功耗分别为132mW和64mW。

高速SerDes抖动成因及其测试方法分析

高速SerDes(SERializer/DESerializer)设备在高速芯片I/O接口互联上已经占有统治性地位。然而随着串行链路速率不断提高,随之而来的抖动等因素对高速SerDes成品率构成极大威胁。本文首先对SerDes的结构进行介绍,然后对高速SerDes中信号抖动进行定性分析,最后提出了几种重要的SerDes测试方法,对高速Serdes的测试具有一定参考价值。

SFP光模块和4通道SerDes千兆以太网解决方案

千兆以太网(GBE)是一种高速的,应用于局域网(LAN)的网络层和物理层规范.它由IEEE 802.3 2000版本规范所定义.

一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现

介绍了一种基于4脉冲幅度调制(PAM4)SERDES接收机中的专用数字信号处理器(DSP),主要解决高速串行接口中在50~64 Gb/s的超高速传输速率和20~30 dB大幅度信道衰减下的数据恢复问题.该DSP的32路并行结构使系统能够处理50~64 Gb/s的高速数据信号;同时,应用了16-tap的前馈均衡器(FFE),解决了20~30 dB大幅度信道衰减下的数据恢复问题;运用了最小均方算法(LMS)的自适应算法与FFE结合使用,使其能够在不同的信道衰减下都能够自适应的找到最佳的高频补偿并消除传输信道所产生的衰减影响和码间干扰(ISI)问题;同时,为解决传统判决反馈均衡器(DFE)在实现并行结构时带来的反馈环路的时序紧张问题,采用了预判决式结构改良的DFE,其级联在FFE后用来消除剩余的ISI并判决出正确数据信号从而配合FFE均衡恢复出原数据信号.该DSP架构在通过仿真验证后利用28nm CMOS工艺进行了加工制造,通过仿真验证和测试验证发现其能够在50 Gb/s的传输速率和20~30 dB信道衰减下达到良好的均衡效果.最终的DSP芯片面积为2.02 mm^(2),误码率最低到5.21e-9.

基于VMM统一验证平台的Serdes芯片验证

本文基于VMM验证平台,介绍了高速串行收发器芯片的验证方法。文章首先简要介绍了Serdes芯片和VMM验证方法,然后搭建了Serdes芯片的VMM统一验证平台,并从测试激励产生、寄存器读写控制、覆盖率自动统计、断言验证及覆盖率收敛等几个方面详细阐述了Serdes芯片的验证过程。最后给出了验证结果和测试报告。

用于12.5Gbit/s SerDes系统锁相环倍频器设计

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。

SerDes技术中高速串行信号采样原理与实现

在接收端对高速信号的采样处理是SerDes技术中的核心技术之一.基于采样原理,提出并构建数字采样模型,并给出了解决此类问题的一般方法.作为一个应用实例,采用8相,且每相邻两相相差45度的采样时钟,对12.5Gb/s的8B/10B编码的高速串行数据进行采样处理.硬件上,高速串行信号采样电路采用了5级锁存栈,其中两级钟控敏感放大器(CSA)级联,一级CTOL数据双端转单端锁存器,一级CMOS同步D型锁存器进行相位调整,一级CMOS同步D型锁存器.5级锁存栈较好地实现了对高速串行信号的采样,经模拟验证,电路正确地采样了输入信号,其结果无漏无重,完全正确.

SERDES在程控交换机系统中的应用

文章讨论了如何利用SERDES在程控交换机公共控制单元的系统冗余切换功能中实现大量并行数据的传输,详细介绍了程控交换机公共控制单元利用SERDES进行大量并行数据传输的工作原理和具体实现过程以及实际应用中的注意事项。SERDES的应用,大大提高了数据传榆的可靠性和稳定性,从而使整个交换机系统的稳定性和工作效率显著提高。