一种集成DFE和CDR的56 Gbit/s PAM-4 SerDes接收机设计

基于65 nm CMOS工艺设计了一款1/4速率56 Gbit/s PAM-4 SerDes接收机,该接收机集成了可变增益放大、连续时间线性均衡(CTLE)、判决反馈均衡(DFE)、自适应阈值电压跟踪和无参考时钟数据恢复(CDR)等电路。可变增益放大技术被用来对接收信号进行幅度调节;CTLE和2抽头DFE被用来进行信道畸变补偿;自适应阈值电压跟踪技术用来确定最优的PAM-4信号判决电平;无参考时钟CDR技术则在无外部参考时钟的前提下,被用来产生最佳判决时钟,同时基于边沿检测技术有效降低了PAM-4信号非对称电平转换引起的时钟抖动。后仿真结果表明,在1.2 V电源电压下,所设计的PAM-4接收机能够实现6.75~20.75 dB的可调增益范围和高达16 dB@14 GHz的信道高频衰减补偿,且在16.1 dB@14 GHz信道下,CDR提取出的7 GHz时钟抖动峰峰值为7.21 ps。工作于56 Gbit/s速率下,接收机功耗为227 mW,能效为4.05 pJ/bit。

一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现

介绍了一种基于4脉冲幅度调制(PAM4)SERDES接收机中的专用数字信号处理器(DSP),主要解决高速串行接口中在50~64 Gb/s的超高速传输速率和20~30 dB大幅度信道衰减下的数据恢复问题.该DSP的32路并行结构使系统能够处理50~64 Gb/s的高速数据信号;同时,应用了16-tap的前馈均衡器(FFE),解决了20~30 dB大幅度信道衰减下的数据恢复问题;运用了最小均方算法(LMS)的自适应算法与FFE结合使用,使其能够在不同的信道衰减下都能够自适应的找到最佳的高频补偿并消除传输信道所产生的衰减影响和码间干扰(ISI)问题;同时,为解决传统判决反馈均衡器(DFE)在实现并行结构时带来的反馈环路的时序紧张问题,采用了预判决式结构改良的DFE,其级联在FFE后用来消除剩余的ISI并判决出正确数据信号从而配合FFE均衡恢复出原数据信号.该DSP架构在通过仿真验证后利用28nm CMOS工艺进行了加工制造,通过仿真验证和测试验证发现其能够在50 Gb/s的传输速率和20~30 dB信道衰减下达到良好的均衡效果.最终的DSP芯片面积为2.02 mm^(2),误码率最低到5.21e-9.